https://blog.csdn.net/chenzhen1080/article/details/82951214
问题1 ddr3侧 的参考电阻和 FPGA侧 的参考电阻是不是同一个功能，同一个阻值？
DDR3 器件上 要标配 240Ω 参考电阻，
通过配置MR1[5,1]寄存器产生 1/N x 240 阻值的 Ron 电阻，作为 DDR的内部串行电阻
通过配置MR1[9,6,2]寄存器产生 1/N x 240 阻值的Rtt,nom电阻，作为 ODT功能 的上下拉匹配电阻，在读数据时匹配内部阻抗
通过配置MR2[10,9] 寄存器产生 1/N x 240 阻值的Rtt,(wr) 电阻, 作为 ODT功能 的上下拉匹配电阻，在写数据时匹配内部阻抗
而 FPGA驱动端的 rzq 引脚也是计算内部匹配阻值使用，不过由于多种 电平标准 都可以使用阻抗匹配功能，rzq的阻值有 100Ω和 240Ω 两种阻值，根据输出电平的不同选用不同的阻值
在输出时打开 驱动器侧的Rs电阻 ，关闭驱动器侧的 Rt电阻，接收时相反，Rs和Rt都由 rzq 校准，不校准的误差会比校准后的误差大很多
DDR3 侧的 DQ，DQS，DQM 的电平标准由 FPGA I/O 页面的 Data bus 栏设置，
若设置成默认 SSTL-15 电平，则 rzq 电阻应为240Ω
若设置成 SSTL-15 class I 电平标准，则 rzq 接 100Ω 电阻
关于 sstl-15 和 sstl-15 class I 和 sstl-15 class II 的区别：外接匹配电阻的不同，使用 OCT 时即Rs 和 Rt 的不同
问题2 rzq电阻要接几个？怎么接？
同一个 I/O column 中的bank，电平相同 即可共用一个 rzq 电阻
那怎么算一个column 呢？
即 bank 号连续 并且在同一个 SLR（待研究）中即为同一个 column
xilinx 中有间隔的即为不同column，altera中bank 数字不同为不同column
IO_3B_0_AL1 解释:
3为column号，3B为bank号，
0-12为一组 x8/9MODE 的 DQ+DM+DQS，且偶数为差分P，偶数+1为差分N
问题3 为什么 部分地址和控制信号要加外部电阻拉到 0.75v ？
参考下图，
VTT实际上就是 SSTL class I 结构的上拉供电电压，用于增强信号完整性和提高驱动能力，用于 fly-by 结构的 最后位置 以消除反射
由于上拉电阻小，所以噪音容易传导到信号线上，所以 VTT 要干净，另一边用与 vref 的差分 为输入级提供较好的电压增益以及较稳定的阈值电压，这使得对小的输入电压摆幅具有比较高的可靠性
http://www.eechina.com/forum.php?mod=viewthread&tid=28896
SSTL 电路：
在典型应用中，VREF和VTT等于VDDQ/2，因此接收端的电压同时取决于驱动器、端接电阻RT（teminal resistor）和端接电压VTT，驱动器的输出电阻Ron一般不会大于21R。这个端接电阻RT 最主要的作用是提高信号完整性，特别是在一驱多的Fly-by拓扑中，此外还能增强驱动能力，当DDR颗粒较少时（1颗或2颗时，可咨询DDR原厂确定），VTT可以不用。另外，当驱动端电平分别为高或低时，电流流向相反，因此VTT电源需要具有提供电流和吸收电流的能力，不能使用普通的电源
SSTL_2的接口具有下述特性：
- DDR存储器具有推挽式的输出缓冲，而输入接收器是一个差分级，要求一个参考偏压中点，VREF。因此，它需要一个能够提供电流和吸收电流的输入电压端。
- 在驱动芯片集的任何输出缓冲器和存储器模块上相应的输入接收器之间，我们必须端接一个布线跟踪或带有电阻器的插头。
VTT电源的电流流向随着总线状态的变化而变化。因此，VTT电源需要提供电流和吸收电流 (source & sink)，如图4中红色和蓝色箭头所示。
由于VTT电源必须在 1/2 VDDQ提供和吸收电流，因此如果没有通过分流来允许电源吸收电流，那么就不能使用一个标准的开关电源。而且，由于连接到VTT的每条数据线都有较低的阻抗，因而电源就必须非常稳定。在这个电源中的任何噪声都会直接进入数据线
所以 VTT要求高稳定性，vref要求相对较低 ，实际电平是一样的。 具体的电路参考TPS51100DGQ spec
4 spec中 RCD-RP-CL 的定义？
RCD 为 ACTIVATE to internal READ or WRITE delay time + AL，即 row to column delay + AL
RP 为 PRECHARGE command period，即 precharge to next w/r period
CL 为 Programmable CAS READ latency, 即 column to DQ latency
