Verilog 加法器和减法器(6)

     为了减小行波进位加法器中进位传播延迟的影响，可以尝试在每一级中快速计算进位，如果能在较短时间完成计算，则可以提高加法器性能。

     我们可以进行如下的推导：

     设 g_i=x_i&y_i, p_i = x_i +y _i

     c_i+1 = x_i&y _i+x _i&c_i+y_i&c_i=x_i&y_i + (x_i+y_i)&c_i=g _i+p_i&c _i = g_i+p_i&(g_i-1+p_i-1&c_i-1)=g _i+p_i&g _i-1+pi&p_i-1&c_i-1= ….=g_i+p_i &g_i-1+p_i &p_i-1&g_i-2+…+p_i&p_i-1…p₂&p₁ &g₀+pi &p_i-1..p₁ &p₀&c₀; 实现这个逻辑电路的加法器是超前进位加法器。从公式中，可以看出门延时要比行波进位加法器小很多。但是电路复杂，逻辑门的扇入数量将限制超前进位加法器的速度。