Verilog 加法器和减法器(8)-串行加法器

      如果对速度要求不高，我们也可以使用串行加法器。下面通过状态机来实现串行加法器的功能。

     设A=an-1an-2…a0, B=bn-1bn-2…b0,是要相加的两个无符号数，相加的和为：sum=sn-1sn-2…s0。我们现在要设计一个电路，在时钟周期内处理一位相加的串行加法。加法过程一开始进行a0，b0的相加，在下一个时钟周期完成 a1，b1和第0位进位的相加，并依次完成所有的加法。