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前言
什么是IP核?
答:IP核是一种用于“ASIC”和“FPGA”领域中,一种预先设计好功能的电路的模块。
例如,在数字电路中的“FIFO”、“RAM”、“SDRAM控制器”,他们就是一种常用且复杂,但参数可调的功能模块。
为什么要是用IP核?
答:因为一个预先设计好的可调功能模块,可以节省开发时间嘛。
IP核的存在形式有哪几种?每一种的优缺点是?
答:软核-->对应语言形式:HDL语言形式;(不涉及物理,但不太安全)
固核-->网表形式,如,PCIE;(可预先布线特定信号,但可能会影响其他电路的布局)
硬核-->版图形式;(完全的网表布线且安全性强,但不灵活不方便移植)
IP核缺点有哪些?
答:难跨平台使用;看不到核心代码;定制IP要格外收费。
IP核在Quartus II内的调用
(常用)Mega Wizard插件管理器;SOPC构造器;DSP构造器;Qsys设计系统例化。
如何在Quartus II内的调用IP核?
第一步:点击进入IP核调用
第二步:新建一个IP核
第三步:选择想要的IP核,以及IP核的相应设置(这里拿PLL为例)
对应芯片型号,语言,以及存放地址
第四步:成功启用IP,调参
选项卡示意:
1、About:可查看该IP核的基本信息,如支持芯片等;
2、Documentation:该IP核文档,便于深入理解;
3、三号选项卡用于:调参(子选项卡分别为:总体/模式、输出/锁定);
4、四号选项卡用于:重新配置属性,如存放地址芯片等;
5、五号选项卡用于:配置输出时钟;
6、六号选项卡用于:EDA配置;
7、七号选项卡用于:总体配置。
(注:详细讲解于->B站--【野火】FPGA系列教学视频--43-第二十五讲--第4分30秒)
IP核:PLL
简介
PLL又叫锁相环,是最常用的锁相环之一。他可以对FPGA的时钟信号进行任意分频、倍频、相位调整、占空比调整。
扩展:PLL又可分类为数字锁相环。数字锁相环具有可控可调的性质。
PLL的基本工作原理
倍频
分频
PPL锁相环IP核的设置
设置界面:第一板块
General/Mode主要内容:模式设置(一般使用正常模式)
一般模式
零延迟缓冲模式
源同步模式(一般用于数据接口(特别是高速))
无补偿模式
Input/Lock主要内容:
Clock switchoven主要内容:(一般不做修改)