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乘法器的设计：
无符号数乘法器：
根据乘数的每一位是否为1进行计算，若为1则将被乘数移位相加。这种方法硬件资源耗用较少。以8位移位相加乘法器为例，其实现过程如下。先对乘数的最低位进行判断是否为1。如果为1，则把被乘数相加，然后被乘数向高位移1位，乘数向低位移1位；如果为0，则被乘数不相加而仍然向高位移1位，乘数向低位移1位。如此循环判断8次，结束运算
利用一个r位的加法器（可控全加器）与2r位的移位寄存器（累加移位寄存器+乘数移位寄存器）组成r位乘法器。
时序逻辑电路——总结：
D锁存器是电平敏感的寄存器，通过条件不完整的if语句产生寄存器，并且敏感参数表中包含D。
D触发器是上升沿触发的寄存器，通过条件不完整的if语句产生寄存器，并且敏感参数表中不包含D。
时钟上升沿的三种检测方法
Clock’event and clock=‘1’;
利用wait语句；
由process语句和if语句结合实现。
为了避免多余的寄存器引入，信号的赋值放在process语句外面，而变量的有效范围在process里面，其赋值语句只能放在process里面。