SRAM存储原理

概念

静态随机存取存储器(Static Random-Access Memory,SRAM)是随机存取存储器的一种。所谓的“静态”,是指这种存储器只要保持通电,里面储存的数据就可以恒常保持。相对之下,动态随机存取存储器(DRAM)里面所储存的数据就需要周期性地更新。然而,当电力供应停止时,SRAM储存的数据还是会消失(被称为volatile memory),这与在断电后还能储存资料的ROM或闪存是不同的。

存储结构-6个晶体管

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6T:指的是由六个晶体管组成,如图中的M1、M2、 M3、M4、M5、M6. SRAM中的每一bit存储在由4个场效应管(M1, M2, M3, M4)构成两个交叉耦合的反相器中。另外两个场效应管(M5, M6)是存储基本单元到用于读写的位线(BitLine)的控制开关。

由mos反相器基本单元构成
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6T电路等价于SR锁存器
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-----》 BL(非) 和M5 ,Q(非),M4,M3组成与非门, BL,M6,Q,M2,M1组成另一个与非门
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SRAM的设计 一个SRAM基本单元有0 and 1两个电平稳定状态。SRAM基本单元由两个CMOS反相器组成。两个反相器的输入、输出交叉连接,即第一个反相器的输出连接第二个反相器的输入,第 二个反相器的输出连接第一个反相器的输入。这就能实现两个反相器的输出状态的锁定、 保存,即存储了1个位元的状态。 除了6管的SRAM,其他SRAM还有8管、10管甚至每个位元使用更多的晶体管的实现。 这可用于实现多端口(port)的读写访问,如显存或者寄存器堆的多口SRAM电路的实现。 一般说来,每个基本单元用的晶体管数量越少,其占用面积就越小。由于硅芯片(silicon wafer)的生产成本是相对固定的,因此SRAM基本单元的面积越小,在硅芯片上就可以制 造更多的位元存储,每位元存储的成本就越低。
内存基本单元使用少于6个晶体管是可能的— 如3管甚至单管,但单管存储单元是DRAM,不是SRAM。

SRAM 操作

访问SRAM时,字线(Word Line)加高电平,使得每个基本单元的两个控制开关用的晶体 管M5与M6开通,把基本单元与位线(Bit Line)连通。位线用于读或写基本单元的保存的状态。虽然不是必须两条取反的位线,但是这种取反的位线有助于改善噪声容限.

SRAM的基本单元有3种状态:standby (电路处于空闲), reading (读)与writing (修改内容).
SRAM的读 或写模式必须分别具有"readability"(可读)与"write stability"(写稳定).

Standby
如果字线没有被选为高电平, 那么作为控制用的M5与M6两个晶体管处于断路,把基本单元与位线隔 离。由M1 – M4组成的两个反相器继续保持其状态,只要保持与高、低电平的连接。

Reading
假设cell中保存的数据是1(Q点是高电平),当进行读操作的时候,首先把两根bit line(BL和BL)设置为高电平。之后assert WL,以便导通M5和M6。M5和M6导通之后,我们分成两个部分来看。右边的BL和Q都是高电平,因此状态不变。对于左边,BL是高电平,而Q是低电平,这时候,BL就会通过M5、M1进行放电,如果时间足够长,BL最终会变成低电平。cell保存数据0的情况是类似的,只不过这时候最终BL会保持高电平,而BL最终会被放电成低电平,具体的过程这里不再详述。BL和BL会接到sense amplifier上,sense amplifier可以感知BL和BL之间的电压差从而判断cell中保存的是0还是1。

Writing
写周期之初,把要写入的状态加载到位线。如果要写入0,则设置(BL非)为1且BL为0。随后字线WL加载为高电平,位线的状态被载入SRAM的基本单元。这是通过位线输入驱动被设计为比基本 单元相对较弱的晶体管更为强壮,使得位线状态可以覆盖基本单元交叉耦合的反相器的以前的状态。
假设要向cell中写入1,首先将BL设定为高电平,BL非设定为低电平。之后assert WL,以便导通M5和M6。M5和M6导通之后,如果原来cell保存1,那么状态不会变化。如果原来cell保存0,这时候Q是低电平,M1截止,M2导通,Q是高电平,M4截止,M3导通。一旦assert WL使得M5和M6导通后,Q变成高电平(跟随BL点的电平),从而导致M1导通,M2截止。一旦M1导通,原来Q点的高电平会通过M1进行放电,使Q点变成低电平。而Q点的低电平又导致M4导通,M3截止,使得Q点锁定在高电平上。将cell的内容从1变成0也是相似的过程,这里不再详述。

参考:https://wenku.baidu.com/view/4938078b16fc700abb68fc89?fr=uc
http://www.wowotech.net/basic_subject/memory-hierarchy.html

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