四位全加器的设计与仿真

1. 实验题目

     四位全加器的设计与仿真

2. 实验目的

     利用实验一实现的模块设计一个四位全加器并仿真测试。

3. 实验要求

     设计模块名称fulladd_4bit，输入端口 a，b，c_in。输出端口sum,c_out。测试要充分。

4. 程序代码

VerilogHDL代码：
module full_adder4(sum,cout,a,b,cin);
input [3:0] a,b;
input cin;
output cout;
output [3:0] sum;
assign {count,sum} = a+b+cin;
endmodule

Test bench仿真代码：
`timescale 1ns/1ns 
`include "full_adder4.v"
module fulladd_4bit;   //测试模块的名字
reg[3:0] a,b;   //测试输入信号定义为reg型
reg cin;  
wire[3:0] sum;  //测试输出信号定义为wire型
wire cout; integer i,j;
full_adder4 adder(sum,cout,a,b,cin);   //调用测试对象
always #5 cin=~cin;  //设定cin的取值
initial 
begin  a=0;b=0;cin=0; 
for(i=1;i<16;i=i+1)
#10   a=i;   //设定a的取值
end 
initial
begin 
for(j=1;j<16;j=j+1)
#10   b=j;  //设定b的取值
end
initial
//定义结果显示格式
begin 
$monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum);
#160 
$finish; 
end 
endmodule

5. 实验结果

       根据代码#5设定每隔5个时间单位cin从0变换到1或从1变换到0，整形i、j的范围是[1,16)则a与b的取值范围为[0,15]，即a、b转化为二进制数0000到1111，当a=b=1000，cin=0时sum需要进位，此时的cout由0变为1，余下的变化规则同实验一。