【整合】FPGA调用RAM资源

FPGA可以调用分布式RAM和块RAM两种RAM，当我们编写verilog代码的时候如果合理的编写就可以使我们想要的RAM被综合成BRAM（Block RAM）或者DRAM（Distributed RAM），其中BRAM是block ram，是存在FPGA中的大容量的RAM，DRAM是FPGA中有LUT（look-up table 查找表）组成的。当使用的容量较小会综合成DRAM，容量大的时候综合成BRAM。详细实例跳转：https://blog.csdn.net/fucong59/article/details/83009403

以Xilinx的开发平台为例，在定义数组变量的时候在前面加上一段原语，定义成如下类型，工具会综合成块RAM

   (* RAM_STYLE="{AUTO | BLOCK |  BLOCK_POWER1 | BLOCK_POWER2}" *)
   reg [RAM_WIDTH-1:0] <ram_name> [(2**RAM_ADDR_BITS)-1:0];

在定义数组变量的时候在前面加上一段原语，定义成如下类型，工具会综合成分布式RAM

   (* RAM_STYLE="{AUTO | DISTRIBUTED | PIPE_DISTRIBUTED}" *)
   reg [RAM_WIDTH-1:0] <ram_name> [(2**RAM_ADDR_BITS)-1:0];

如果没有这些语句工具会自动根据你定义的大小综合成块RAM或者分布式RAM

Xilinx的ISE平台的language templates中都有这些的模板。

详细介绍BRAM和DRAM的博客：https://blog.csdn.net/lizf477/article/details/49724465

区别之1（转自：http://satellitezhang.blog.163.com/blog/static/44978233201010259444359/）
bram 的输出需要时钟，dram在给出地址后既可输出数据。
区别之2
dram使用更灵活方便些
区别之3
bram有较大的存储空间，dram浪费LUT资源

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1，物理上看，bram是fpga中定制的ram资源，dram就是用逻辑单元拼出来的。
2，较大的存储应用，建议用bram；零星的小ram，一般就用dram。但这只是个一般原则，具体的使用得看整个设计中资源的冗余度和性能要求
3，dram可以是纯组合逻辑，即给出地址马上出数据，也可以加上register变成有时钟的ram。而bram一定是有时钟的。
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