verilog for 语句的使用

结构

genvar i;
generate 
	for(i=0;i<x;i++)
	begin :  name      //必须有名字
		xxx
	end
endgenerate

交换位数

module top_module( 
    input [31:0] in,
    output [31:0] out );//
	genvar i;
  generate
      for(i=0 ; i<4 ; i=i+1) begin :inver
        assign out[31-i*8:24-i*8]=in[7+i*8:i*8];  
      end
  endgenerate
endmodule