运行环境

windows10
Vivado 2018.3
Modelsim 10.7

创建工程

首先我们在主页面点击 Create Project 创建一个新的工程：

在这里插入图片描述

然后点击 Next，默认选择工程名称及路径（路径中最好不要有中文），再点击 Next。

然后选择 RTL 工程，勾选“不在此时创建源文件”，点击 Next：

在这里插入图片描述

在这里我们直接输入器件型号，然后点击我们需要的型号，点击 Next：

在这里插入图片描述

然后点击完成。工程的创建到此结束。

主界面

主界面各部分用途见下图：

在这里插入图片描述

创建源文件

首先点击作测的 Add Sources，再勾选“添加或创建设计文件”，点击 Next：

在这里插入图片描述

首先点击 Create File 创建文件，在弹出窗口中选择 Verilog 语言，给文件命名为 mux21a，点击 OK：

在这里插入图片描述

在第一行就可以看到刚才添加的文件，点击 Finish：

在这里插入图片描述

在这个窗口中需要定义模块的输入和输出管脚，我们选择不定义：

在这里插入图片描述

这样就创建好了设计源文件：

在这里插入图片描述

编程

将下面的代码粘贴到 mux21a.v 文件中：

module mux21a(
    input wire D0,
    input wire D1,
    input wire SEL,
    input wire LED
    );
    
    assign LED = (~SEL & D0) | (SEL & D1);
endmodule

在这里插入图片描述

下面我们还需要创建一个设计源文件作为顶层模块，创建步骤与上面相同。

在这里插入图片描述

将下面的代码粘贴到 mux21topv.v：

module mux21topv(
    input   wire[2:0]   sw,
    output  wire        led
    );
    
    mux21a M1(
    .D0(sw[0]),
    .D1(sw[1]),
    .SEL(sw[2]),
    .LED(led)
    );
endmodule

通过顶层模块调用 mux21a，可以让约束文件的信号和二选一多路选择器模块的信号相连接。

仿真

完成源文件的创建后，我们就可以进行仿真了。仿真是指在综合编译之前对所设计的电路进行基本功能验证，验证设计是否满足需求。在这里我们还需要创建一个仿真文件，首先勾选“创建仿真源文件”，点击 Next：

在这里插入图片描述

后面操作与设计源文件相同，不再赘述。

在这里插入图片描述

将下面的代码粘贴到仿真文件中：

module mux21_simulation();
        reg D0,D1,SEL;
        wire LED;
        
mux21a test( // 实例化二选一多路选择器模块
        .D0(D0),
        .D1(D1),
        .SEL(SEL),
        .LED(LED)
        );
        
initial begin // 8种状态作为激励
        #0      SEL = 0;    // 000
                D1 = 0;
                D0 = 0;
        #100    SEL = 0;    // 001
                D1 = 0;
                D0 = 1;
        #100    SEL = 0;    // 010
                D1 = 1;
                D0 = 0;
        #100    SEL = 0;    // 011
                D1 = 1;
                D0 = 1;
        #100    SEL = 1;    // 100
                D1 = 0;
                D0 = 0;
        #100    SEL = 1;    // 101
                D1 = 0;
                D0 = 1;
        #100    SEL = 1;    // 110
                D1 = 1;
                D0 = 0;
        #100    SEL = 1;    // 111
                D1 = 1;
                D0 = 1;
             
        #100    $finish;
end                      
endmodule

Testbench 的概念可参考文章 Vivado 仿真。

这时把仿真源文件设置为 top：

在这里插入图片描述