Verilog学习笔记

除法和乘法的移位处理

除法和乘法的移位处理

例1: 可以修改为：

a=a*4;------------------àa=a<<2;

b=b/4;------------------àb=b>>2;

说明：

   除2 = 右移1位；        乘2 = 左移1位；

除4 = 右移2位；乘4 = 左移2位；

除8 = 右移3位；乘8 = 左移3位；

… …

所以，通常如果需要乘以或者除以2的n次方，都可以用移位的方法代替。

实际上，只要是乘或除一个整数，都可以用移位的方法得到结果；

例2：

a=a*9;

分析：a*9可以拆分为a*(8+1)即a*8+a*1，因此可以修改为：a=(a<<3)+a;

a=a*7;

分析：a7可以拆分为a(8-1)即a8-a1，因此可以修改为：a=(a<<3)-a;

除法可以依此类推：

知识点：

1、@(posedge
clk)是指当clk上升沿到来时只执行一次，always则没次都执行。

2、reg和wire区别：

wire:连线

Reg:寄存器

这两个在begin…end之内，该变数必须使用reg，在begin…end之外，变数使用wire

使用wire时，须搭配assign；reg则不必

input,output,inout预设值都是wire。

3、assign：相当于一条连线，将表达式右边的电路通过wire（线）连接到左边，左边的信号必须为wire型。当右边变化的时候左边立刻变化，方便用来描述简单的组合逻辑。

实例：wire s,b,y;

assign y=a&b;

其他参考：assign表示连续赋值，且被赋值的变量只能是wire型的。如果变量是reg型的，则只能用在always块内部赋值

在initial中赋值的，就是要用reg型。

4、timescale：一种时间尺度预编译指令，用来定义模块仿真的时间单位和时间精度，格式如下：`timescale 仿真时间单位/时间精度。

例如：`timescale 1ns / 1ps；

在编译过程中，timescale指令影响这一编译器指令后面所有模块的时延值，直至遇到另一个timescale指令resetall指令。

注：用于仿真时间单位和时间精度的数字只能是1、10、100，不能为其他数字。而且，时间精度不能比时间单位大，最多一样大。

时间精度：就是模块仿真时间和延时的精确程序，比如：定义时间精度为10ns，那么时序中所有的延时最多能精确到10ns，而8ns或者18ns是不可能做到的。

2018.10.24

一、时钟网络与全局缓冲

在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I/O单元以及块RAM的时延和抖动最小，可满足高速同步电路对时钟触发沿的苛刻需求。

在FPGA设计中，FPGA全局时钟路径需要专用的时钟缓冲和驱动，具有最小偏移和最大扇出能力，因此最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟，去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟，因为对于一个设计项目来说，全局时钟是最简单和最可预测的时钟。

在ISE设计全局时钟时，IBUFG、BUFG、BUFGMUX等概念经常会被提及，这些资源可以统称为时钟资源，它们分为四类：

全局时钟输入端口、

全局时钟复用器、

I/O时钟缓冲、

水平时钟布线缓冲。

下面挑选其中几个常见的资源种类，简单介绍下：

IBUFG：即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG，否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和SSTL等多种格式的I/O标准。

IBUFGDS：是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。

BUFG：是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。

BUFGCE：是带有时钟使能端的全局缓冲。它有一个输入I、一个使能端CE和一个输出端O。只有当BUFGCE的使能端CE有效(高电平)时，BUFGCE才有输出。

BUFGMUX：是全局时钟选择缓冲，它有I0和I1两个输入，一个控制端S，一个输出端O。当S为低电平时输出时钟为I0，反之为I1。需要指出的是BUFGMUX的应用十分灵活，I0和I1两个输入时钟甚至可以为异步关系。

BUFGP：相当于IBUG加上BUFG。

以上为常用的时钟资源，对于一般的全局时钟系统设计，有这些资源就足够了。

二、常用全局时钟系统

要组建一个全局时钟系统，首先要从全局时钟管脚输入一个时钟。有了这个时钟，就可以组建各种类型的全局时钟系统了。一般来说，常用的全局时钟系统有两种：IBUFG+BUFG系统、IBUFG+DCM（PLL）+BUFG。

A: IBUFG+BUFG系统

IBUFG+BUFG方案如下图所示，这也是最基本的全局时钟系统。将时钟管脚输入的时钟作为IBUFG的输入，然后将IBUFG的输出再作为BUFG的输入，则BUFG的输出即为得到的全局时钟。IBUFG+BUFG的方案相当于BUFGP。

B:IBUFG+DCM（PLL）+BUFG

平时用得最多的还是IBUFG+DCM（PLL）+BUFG方案，如下图所示。将时钟管脚输入的时钟作为IBUFG的输入，然后将IBUFG的输出作为DCM（PLL）的输入，将经DCM（PLL）频率变换后的输出再作为BUFG的输入这种方案使用方法最为灵活，对全局时钟的控制更加有效。通过DCM（PLL）模块不仅能对时钟进行同步、移相、分频、倍频等变换，而且可以使全局时钟的输出达到无抖动延迟（“0”skew）。

三、全局时钟系统使用的问题与注意事项

1、全局时钟的时钟源必须从全局时钟管脚输入，并且要先经过IBUFG。

2、如果全局时钟涉及到逻辑运算，可以将BUFG换成BUFGCE（与）、BUFGMUX（二选一）等，事实上，BUFG、BUFGCE等资源均是由BUFGMUX生成。

3、从BUFG输出的时钟，是不能直接连接普通I/O管脚输出的，会报错，若要将全局时钟输出，有两种方法：一是直接将BUFG的输入连接普通I/O管脚输出，或者将BUFG的输出经由ODDR2后再连接I/O管脚输出。需要注意的是，将CLOCK_DEDICATED_ROUTE属性设为FALSE虽然会将ERROR降为WARNING，但是这样时钟系统将不再是全局时钟系统，不建议这样做。

4、DCM（PLL）资源中有时钟反馈输入和时钟反馈输出管脚，一般的处理方法是将时钟反馈输出管脚经由BUFG后输入到时钟反馈输入管脚。

clock IP使用 50M倍频至220M：https://blog.csdn.net/phenixyf/article/details/14162537

Spartan-6的时钟管理 DCM与 PLL详细介绍

时钟时钟管理器（CMT）

Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示，它包含一个PLL和两个DCM。

一、 DCM

Spartan-6中的DCM与Spartan-3中的类似，如图2-18所示，同样由4部分组成

(1) 延时锁相环（DLL）。

DLL 延时锁相环可以根据输入时钟去除DCM 的输出时钟歪斜，以完全消除时钟分布延迟。其原理是将时钟输入（CLKIN）与一个反馈输入（CLKFB）进行比较，然后控制延迟线选择器，通过在DLL 路径中加入合适的延迟直到CLKIN 与CLKFB 重合。

DLL 输入时钟是CLKIN 和CLKFB，输出时钟信号是CLK0、CLK90、CLK180、CLK270、CLK2X、CLK2X180 和CLKDV。

(2) 数字频率综合器（DFS）。

DFS有两个用户寄存器，用来设置相对于输入时钟（CLKIN）倍频（CLKFX_MULTIPLY）和分频（CLKFX_DIVID）系数。DFS可以单独使用，还可以和DLL一起配合使用；如果DFS不和DLL一起使用，CLKIN和DFS输出之间没有对应的相位关系。DFS的输出为CLKFX和CLKFX180。

(3) 相移单元（PS）。

相移单元PS的输入信号有PSINCDEC、PSEN和PSCLK，输出信号为PSDONE和STATUS[0]。相移模式包括固定相移和可变相移。

固定相移是指DCM的9个时钟的相位输出，通常是输入时钟周期的若干分之一，固定相移值在设计中设定并在FPGA配置时载入FPGA。

除了固定相移，PS还支持可变相移，根据系统要求，通过数字接口（PSINCDEC、PSEN和PSCLK）动态改变相移。每次动态改变的相移值为DCM_DELAY_STEP，DCM_DELAY_STEP对应的范围可参考《Spartan-6数据手册》。

(4) 状态逻辑。

状态逻辑反映DCM的状态，对应两个输出信号LOCKED和STATUS[0]。如图2-19所示，主要有2个DCM的原语调用，DCM_SP和DCM_CLKGEN。

DCM_SP提供DCM的传统特性：时钟DESKEW、频率综合和固定及可变相移。

DCM_SP所有的属性都是在设计时确定，上电配置的时候编程到FPGA，除了动态相移功能外，所有的属性在运行时是不可以更改的。

DCM_CLKGEN提供了如下更多的DFS性能。

低抖动的CLKFX和CLKFX180输出。提高了输入时钟CLKIN的抖动容限。支持M和D的动态编程，动态设置CLKFX_MULTIPLY和CLKFX_DIVIDE。CLKFX_MULTIPLY和CLKFX_DIVIDE属性值范围更大。当输入时钟丢失时，自激振荡器工作。具有扩频功能。

在设计中特别要注意DCM_SP和DCM_CLKGEN的特性和参数，请参考《Spartan-6
时钟资源用户手册》。

PLL

Spartan-6 器件最多包含6 个CMT，12 个PLL。PLL 的主要用途是作为频率合成器，产生更宽范围的频率输出，在与CMT 中的DCM 连接时，具有良好的滤波功能。

图2-20 所示为PLL 的功能框图。

其中包括可编程计数器D、相位/频率检测器（Phase-Frequency Detector，PFD）、电荷泵（Charge Pump ，CP ）、环路滤波器（Loop Filter ， LF）、压控震荡器（Voltage Controlled Oscillator，VCO）、O0～O5 为6 个可编程计数器。

它的工作原理是，PFD将输入时钟与反馈时钟的相位和频率进行比较，产生的信号驱动CP 和LF，CP和LF 为VCO产生一个参考电压，这个参考电压将影响VCO的输出频率。那么VCO的频率是如何变化的呢？PFD完成2个时钟的比较后，产生CP和LF 的驱动信号，这个信号确定了VCO 应该工作在较高频率还是较低频率。当VCO工作频率过高时，PFD触发一个下降信号，致使控制电压下降，从而降低VCO的工作频率。当VCO工作频率过低时，PFD触发一个上升信号，致使电压上升。VCO 共产生8个输出相位，每个输出相位都可选作输出计数器的参考时钟，如图2-20所示。另外PLL 还提供了一个专用计数器M，用来控制PLL的反馈时钟，以实现大范围频率合成。6个“O”计数器可以独立编程，例如，O0可以编程为进行二分频操作，而O1编程为进行三分频操作。唯一的限制是VCO的工作频率对所有输出计数器来说必须相同，因为VCO驱动所有计数器。使用专用PLL 布线资源，必须将CLK_FEEDBACK设置CLKOUT0，按照图2-21所示使用BUFPLL和BUFIO2FB。

当使用CLKOUT0的专用反馈路径时，输出计数器CLKOUT0_DIVIDE将影响VCO频率，

fVCO=FIN×M×CLKOUT0_DIVIDE/D。

图2-22所示为PLL常用的两个模块，PLL_BASE和PLL_ADV。PLL_BASE允许使用独立的PLL 的最常用功能，包括时钟去歪斜、频率合成、粗粒度相移和占空比编程等。

PLL_ADV具备所有PLL_BASE功能，它具有更多的时钟输出。

Spartan-6 PLL是为支持时钟网络去歪斜SKEW、频率合成和减少抖动而设计的混合信号模块。接下来将详细讨论PLL 的这3种作用

(1) PLL 对时钟网络去歪斜SKEW。

在许多情况下，设计人员在其I/O时序预算中不希望有时钟网络的延迟。其实，用PLL/DLL就可以解决这个问题，因为PLL/DLL具有补偿时钟网络的延迟的功能。当然，包括Spartan-6中的PLL。一个与参考时钟CLKIN的频率相匹配的时钟（通常是CLKFBOUT或CLKOUT0）连接到BUFG，并且反馈到PLL的CLKFB引脚。其余输出仍可用来合成更多用户所需频率。这样一来，所有的输出时钟就会与参考时钟之间有一个指定的相位关系。为了精确地降低由于时钟输入布线引起的歪斜，建议采用图2-21 所示的方法，使用BUFIO2FB缓冲器。

(2) PLL 用于频率合成。

PLL还可以用于频率合成。在这种应用中，PLL不能用于时钟网络去歪斜，而是用来为其他模块提供时钟。在这种模式下，PLL反馈通路因为要将所有布线保留为局部布线而应设置成internal反馈模式，以尽量减少抖动。图2-23所示为将PLL配置成频率合成器的示例。

在本例中，输入为100MHz参考时钟，设置M=5，D=1，可使VCO晶振的频率为500MHz（100MHz×5），6个PLL输出中的4个编程提供以下时钟。

250MHz GTP收发器时钟TXUSRCLK和RXUSRCLK。125MHz PCI
Express PHY时钟。62.5MHz PCI Express用户接口和BRAM接口时钟。50MHz逻辑时钟。

在此示例中，参考时钟和输出时钟之间没有相位关系，但是各输出时钟之间要求有相位关系。

(3) PLL用作抖动滤波器。

PLL始终可以降低参考时钟上固有的抖动。PLL可以被例化以滤掉外部时钟在驱动另一个逻辑模块前（包括DCM）的抖动。作为抖动滤波器，PLL通常被简单地视为一个缓冲器，在其输出上重新生成输入频率（例如，FIN=100MHz，FOUT=100MHz）。通常，将PLL的BANDWIDTH属性设置为Low，可以实现较强的抖动滤波，但要注意，将BANDWIDTH设置为Low会导致PLL的静态偏差增大。

如何使用PLL呢？通常有如下几种方法。

ISE软件中的PLL向导可以帮助生成各种PLL参数。可以手动将PLL例化成一个组件。将PLL与IP核合并，IP核将包含并管理PLL。

PLL有5种应用模型，下面分别介绍。

(1) 时钟网络去歪斜。

PLL的主要用途之一是时钟网络去歪斜。图2-24所示为这种模式下的PLL。O计数器之一的时钟输出用来驱动片内逻辑或I/O。反馈计数器用来控制输入时钟与输出时钟之间的精确相位关系（例如，当需要90°相移时）。右侧所示相关时钟的波形是输入时钟与输出时钟需要相位对齐的情况。这种PLL的配置方式最灵活，但它需要两个全局时钟网络。

这里，对反馈时钟有些限制，也就是PFD的2个输入时钟的频率必须完全相同。因此，必须满足下列关系式：

ƒIN/D=ƒFB=ƒVCO/M

例如，如果ƒIN是166MHz，D=1，M=3，O=1，则VCO的输出时钟频率和PLL的时钟（CLKBOUT）输出的频率都是498MHz。因为反馈通路中的M值是3，所以PFD上的两个输入时钟频率都是166MHz。

另一种更复杂的情况是输入频率为66.66MHz，D=2，M=15，O=2。在这种情况下，VCO的频率是500MHz，而O的输出频率是250MHz。所以，PFD上的反馈频率是500/15，即33.33MHz，与PFD上输入时钟频率的66.66MHz/2相符。

如果PLL用作频率合成器或抖动滤波器，并且PLL输入时钟与PLL输出时钟之间不要求有相位关系，那么PLL反馈可以是PLL的内部反馈。因为反馈时钟根本不通过内核电源供电，所以反馈时钟不受内核电源噪声干扰，因而PLL的性能会有所提升，如图2-25所示。当然，CLKIN信号和BUFG上引入的噪声依然存在。

(2) 零延迟缓冲器。

如果系统中只有一个时钟，而这个时钟又需要驱动到所有的器件，为了保证时钟到达各目的器件之间的歪斜尽可能小，该如何实现这个应用呢？这时，就需要用PLL的零延迟缓冲器的应用模式。如图2-26 所示，其中，反馈信号在片外传递，经过了一段PCB板的走线。使用这种配置，可以保证在FPGA的时钟输入引脚和外部器件的时钟输入引脚时钟边沿是对齐的。很显然，在反馈路径中，PCB走线的最大延迟是有限制的。

在某些情况下，由于外部器件输入电容与FPGA反馈路径上的输入电容存在差异，很难实现精准对齐。例如，如果外部器件有1pF～4pF的输入电容，而FPGA 的输入电容是8pF，这样一来，信号斜率就会存在差异，这是基本的时钟歪斜。为了确保时序，设计人员有必要了解这种问题的存在。

(3) DCM 驱动PLL。

DCM提供了一种生成精确相移时钟的好方法，但是，DCM不能降低参考时钟固有的抖动。PLL可用来降低DCM输出时钟抖动。如图2-27所示，将PLL配置成不引入任何相移（通过PLL的零延迟）的模式，框图右侧所示为相关波形。当使用DCM的输出直接驱动PLL时，DCM和PLL必须同处在一个CMT模块内。这种实现方案在局部专用布线上产生的噪声量最小，因此是首选方案。不过，也可以把DCM输出CLK90连接到BUFG，再去驱动PLL的CLKIN输入。

(4) PLL 驱动DCM。

减少时钟抖动的另一种可选方案是在输入时钟抖动传入DCM之前用PLL将其清除。这样可以改善所有DCM的输出抖动，但DCM附加的任何抖动都仍会传到时钟输出。PLL和DCM应处在同一个CMT模块中，因为PLL与DCM之间存在用来支持零延迟模式的专用资源。如果PLL和DCM不在同一个CMT中，那么唯一的连接就是通过一个能抑制歪斜可能性的BUFG。只要参考频率可以由一个PLL生成，则一个PLL即可驱动多个DCM。例如，如果将一个33MHz的参考时钟送入PLL，而设计用一个DCM在200MHz频率下工作，同时用另一个在100MHz频率下工作，那么VCO就可以在600MHz（M1=18）频率下工作。可以对VCO的频率进行三分频以生成200MHz的时钟，同时可以对另一个计数器进

行六分频以生成100MHz的时钟。对于图2-28中的示例，一个PLL可以驱动两个DCM。

(5) PLL 到PLL 的连接。

可以级联PLL，以便生成更大范围的时钟频率。公式2-1所示为最终输出频率与输入频率之间的关系。图2-29所示为两个PLL的级联，第一个PLL的输出连接到BUFG，再连接到第二个PLL的CLKIN引脚。此路径具有最小的器件抖动。

spartan-6 dcm和pll使用区别

dcm是用数字延时模块调理时钟，是纯数字的东西，用的灵活，占得面积小，噪声和jitter相对pll大一些，PLL是模拟的，比DCM要浮躁，出来的钟也质量也高，但是比较复杂，占的面积也比DCM大

2018.10.25

PLL与DLL的区别

DLL即Delay Lock Loop,
主要是用于产生一个精准的时间延迟, 且这个delay不随外界条件如温度,电压的变化而改变.这个delay是对输入信号的周期做精确的等分出来的, 比如一个输入信号周期为20ns, 可以设计出等分10份的delay, 即最小2ns的delay. 这在高速界面做clock recovery
and data recovery上很有用处。由于普通的delay cell在不同的corner其delay会发生很大的变化(FF与SS相差几乎3倍), 有时候会被迫采用DLL来产生一个精准的delay而不是用普通的delay cell.

而PLL即Phase lock
loop, 主要是根据一个输入时钟产生出一个与输入时钟信号in phase的倍/除频时钟，其中倍频时钟和输入、输出时钟in phase是最主要的应用。

从内部结构上来看

DLL只有一个大的反馈环来调节最后1T后的信号与输入信号in phase来保证delay 出来的结果是对输入信号周期的均分，如示意图DLL.jpg; 输出信号只是对输入信号的一个delay, 即为同频且有一个固定的phase差，同时由于输出信号与输入直接关联，输入信号的jitter，frequency 漂移会直接反映在输出信号上。在实现上，可以是模拟电路也可以是数字电路实现，但绝大多数应该是模拟电路实现比较好，因为需要调节电压来补偿环境变化带来的delay 变化。

PLL除了有一个大的反馈环来让PLL振出的clock与reference clock in phase，内部还有一个小的ring oscillatorl来振出想要的clock，如示意图PLL.jpg。由于输出clock是由一个单独的ring oscillator振出来的，所以与reference clock的jitter，frequency漂移几乎完全无关。但由于是内部自己起振，所以比DLL要复杂。这个以前也有提过数字PLL，但做出来的数字PLL振出来的clock很差，就几乎没有提数字PLL，而是采用模拟电路来做。好像xilinx用dll，altera用pll

dll是延时锁相环 delay locked
loop，pll是锁相环 phase lock loop

dll 一般由数字电路实现的， pll一般由模拟电路实现的

顺便说一句，pll下还分为增强型锁相环和快速型锁相环（epll 和 fpll）

总结一下

（1）DLL 优势在于可以做到很高精度，可以排除温度、电压变化带来的影响，使得skew 可以作得很小，而且可以调整时钟占空比。

（2）PLL 优势在于抑制clock jitter 以及输入时钟的frequency漂移。

补充一点：DLL中由于Delay的时间范围有限，所以不大适用于低频信号

在用过ALTERA和XILINX的FPGA之后，没有觉得PLL与DLL的区别能表现到做的项目上。我想是不是对于大多数FPGA设计来说，还不用考虑这两者的区别

PLL，把相位差变成压差，然后控制VCO，调整输出时钟； DLL，把相位差变成延迟信号，然后通过延迟线调整输出时钟。 PLL是模拟电路的，DLL是数字电路的。

一般在altera公司的产品上出现PLL的多，而xilinux公司的产品则更多的是DLL，开始本人也以为是两个公司的不同说法而已，后来在论坛上见到有人在问两者的不同，细看下，原来真是两个不一样的家伙。

DLL是基于数字抽样方式，在输入时钟和反馈时钟之间插入延迟，使输入时钟和反馈时钟的上升沿一致来实现的。又称数字锁相环。

PLL使用了电压控制延迟，用VCO来实现和DLL中类试的延迟功能。又称模拟锁相环。功能上都可以实现倍频、分频、占空比调整，但是PLL调节范围更大。

比如说：XILINX使用DLL，只能够2、4倍频；ALTERA的PLL可以实现的倍频范围就更大毕竟一个是模拟的、一个是数字的。两者之间的对比：对于PLL，用的晶振存在不稳定性，而且会累加相位错误，而DLL在这点上做的好一些，抗噪声的能力强些；但PLL在时钟的综合方面做得更好些。总的来说PLL的应用多,DLL则在jitter power precision等方面优于PLL。

目前大多数FPGA厂商都在FPGA内部集成了硬的DLL（Delay-Locked Loop）或者PLL（Phase-Locked Loop），用以完成时钟的高精度、低抖动的倍频、分频、占空比调整移相等。目前高端FPGA产品集成的DLL和PLL资源越来越丰富，功能越来越复杂，精度越来越高（一般在ps的数量级）。Xilinx芯片主要集成的是DLL，而Altera芯片集成的是PLL。Xilinx芯片DLL的模块名称为CLKDLL，在高端FPGA中，CLKDLL的增强型模块为DCM（Digital Clock
Manager）。

Altera芯片的PLL模块也分为增强型PLL（Enhanced PLL）和高速（Fast PLL）等。这些时钟模块的生成和配置方法一般分为两种，一种是在HDL代码和原理图中直接实例化，另一种方法是在IP核生成器中配置相关参数，自动生成IP。Xilinx的IP核生成器叫Core Generator，另外在Xilinx ISE 5.x版本中通过Archetecture Wizard生成DCM模块。Altera的IP核生成器叫做MegaWizard。另外可以通过在综合、实现步骤的约束文件中编写约束属性完成时钟模块的约束。