verilog初学小白笔记，持续更新
2018.10.13
书目：verilog HDL数字设计与综合第二版 夏宇闻
第一章
一、设计流程
设计要求、行为描述、rtl级描述、功能验证与测试、逻辑综合/时序测试
门级网表、逻辑验证与测试、版图规划自动布局布线、物理版图、版图验证
第二章
一、层次建模
自上而下和自下而上相结合进行设计
二、模块
module<模块名>(<模块端口列表>);
…
<模块的内容>
…
endmodule
三、描述的四个抽象层次
行为级或算法级、数据流级、门级、开关级
寄存器传输级：行为级与数据流级的结合
第三章
一词法约定
1、verilog区分大小写、关键词全部为小写
2、使用//进行单行注释，/…/进行多行注释
3、单行注释可嵌套与多行注释中，多行则不可
4、字符串必须在一行中书写完
5、wire 默认宽度为1，默认为Z,triwire 默认为x
6、寄存器可以保持原有数值直到被改写 reg 无需驱动信号，无需时钟
7、 integer real time
8、reg；类型寄存器变量为无符号数、integer类型的则为有符号数
9、monitor监视语句、display显示信息、stop暂停仿真、finish终止仿真 使用时为$
10、编译指令 define 文本宏 类似于C语言中的#defineinlude类似于C语言中的#include语句