1.always块括号里面用or连接变量
2.<=是阻塞赋值语句，仅限于顺序结构中使用；=是非阻塞赋值语句，常用语assign语句
3.Verilog四种逻辑状态：0，1，Z，X
4.^异或
5.三个等于是 全等,!==不全等，不会像等于那样，在位数相等时有补零操作
6.端口以外的变量，用wire型来赋值
7.modelsim仿真有前仿真（功能仿真，假设没有门延时和线延时）和后仿真（时序仿真）
13.Verilog学习笔记一
猜你喜欢
转载自blog.csdn.net/weixin_44737922/article/details/105070151
今日推荐
周排行