Verilog入门随笔

软件安装以及新建文件等不再赘述，博主用的Quartus 9.0，有需要私信。

module后面的模块文件名需要与项目文件名（something.v）一致。
推荐博文

新建项目
https://www.jianshu.com/p/1142efa4314b


http://www.voidcn.com/article/p-edllrigc-boa.html

assign专题
https://www.jianshu.com/p/5f777d5cd901

always描述时序逻辑电路
https://www.jianshu.com/p/ddd5b3a7795e

Verilog HDL 入门
https://www.jianshu.com/p/7e85c685f893

Verilog HDL基本结构
https://www.jianshu.com/p/ab3516b50a76

assign专题
https://www.jianshu.com/p/5f777d5cd901

always描述时序逻辑电路
https://www.jianshu.com/p/ddd5b3a7795e

Verilog HDL 入门
https://www.jianshu.com/p/7e85c685f893

Verilog HDL基本结构
https://www.jianshu.com/p/ab3516b50a76

Verilog HDL是一种硬件描述语言（HDL:Hardware Description Language），它是以文本形式来描述数字系统硬件的结构和行为的语言。 世界上最流行的两种硬件描述语言是Verilog HDL和VHDL。

` timescale 1ns/ 1ns  
module D e c o d e r 2 x 4 (A, B, EN, Z) ;

input A, B, EN;

output [ 0 :3] Z;

wire Abar, Bbar;

assign #1 Abar = ~ A; // 语句1。

assign #1 Bbar = ~ B; // 语句2。

assign #2 Z[0] = ~ (Abar & Bbar & EN ) ; // 语句3。

assign #2 Z[1] = ~ (Abar & B & EN) ; // 语句4。

assign #2 Z[2] = ~ (A & Bbar & EN) ; // 语句5。

assign #2 Z[3] = ~ ( A & B & EN) ; // 语句6。

endmodule

未完待续