大话Verilog——Verilog入门（一）

笔者：Elin
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前言

今天心血来潮想写Verilog系列的文章，翻开了以前看过的一些书的文章，想到，那时候学习Verilog的点点滴滴，仿佛在不久的昨天，笔者也从一个毛头小子变成了一个油腻中年大叔了。对于Verilog也有一些自己的想法，今日以此系列来和大家分享下，不足之处请多多包涵。

这个系列更新的步骤可能会比较慢的点，主要也是笔者想以一种简单，诙谐的形式来描述。而不想像市面上很多的教程一样，很严肃很教科式，看起来并不轻松，还很痛苦，减少了很多人对Verilog的乐趣，所以系列主要以聊思路和思维为主，不会涉及到较多的程序。

Verilog 的入门级概念

Verilog是什么，是干嘛用的？这两个问题也是这篇文章的重点。

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此图为电路板，以FPGA为CPU开发的电路板，图来至网络

想到会看到我这篇文章的人，应该对电路板有点概念吧。做为一个电子人，是应该会懂的。没错，我这样认为，应该是没问题的，不过，我实验室刚刚进来的小伙子来实习的时候，确实问了一个惊为天人的问题！电路板是什么，不过还好他不是来搞技术的，也不是电子出身的，那时候可是把我吓出了一把冷汗，相信看这篇文章的各位，不会是……
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那么上面的电路板和我们今天要聊的Verilog又有什么关系呢？
那么我再来讲点电路板的设计流程吧。
需求——原理图设计——Netlist输出——PCB设计——制版文件制作（包括了BOM）——制版（包括了贴片）——调试——投产

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上图为原理图设计的部分截图
图中是由一些芯品和电阻电容和其他电子器件构成，也是由这些器件来完成我们的功能设计的。
而这其中的芯片则由N多个晶体管开关组成。

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芯片正是由这些密密麻麻的晶体管组成（千万级别）。
而这些晶体管组成的逻辑设计假如由上面我们的原理图设计方案来设计，那你们可以想象下工作量得有多大，当然一些简单的逻辑关系还是可以由以上原理图的方式来设计的，而一旦设计到了如上图密密麻麻的设计的话，原理图设计就遇到了瓶颈了。因此需要有一种可以简单代替工作的方式出现，所以我们的硬件描述语言就怎么出现了。
而Verilog则属于硬件描述语言的一种，也是目前市面最流行的一种。
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其实到了这里上面的两个问题也基本回答完毕了！
读者可以自己组织下语言来回答下！！
唉！！！看出你们这些笔者和我当初一样懒惰的了！！

Verilog是硬件描述语言的一种，用以数字电子系统的设计，也是FPGA开发的流行语言。可以进行各种级别的逻辑设计，和用于仿真验证、时序分析等。

在笔者还是个毛头的时候，总是认为聊一些技术，就直接聊技术嘛，为什么很多人总是喜欢聊聊这项技术的历史和发展，想想自己又不需要用到，这个确实对于新手来说没什么用处，直到后来笔者发现了解这些历史可以将你所学的知识给贯通起来，即你开始了解这项技术里面每个实现方法的前因后果，可谓是任督二脉怎么打通的必经之路呀。
当然一个新手开始会关注一项技术的历史的时候，也是他有所积累的时候，对于新手来说，下面的图可以忽略不计，笔者认为这个图还是有必要放下来的。等到你们有所感悟的时候，再翻翻这篇文章来看吧Verilog的发展历史吧！
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读《有生之年，超级人工智能将如何导致人类灭绝或永生？》有感
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