VHDL观察模块内部信号

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如果想在modelsim中看模块内部的信号（内部信号在模块内部已经声明），方法是：直接在输出端口添加一个信号。例如想要观察时钟分频信号clk2，需要在模块端口添加一个clk_disp信号，将clk2的值赋值给clk_disp，具体做法：

clk2_disp      : out std_logic;

clk2_disp       <= clk2;

注意：在testbench测试文件中，不仅在元件声明中要添加clk2_disp信号，在元件例化中一定要记得添加（∆）