verilog生成奇偶校验位

奇偶校验作为一个简单的方法来检测错误。
创建一个电路，为8位字节计算奇偶校验位(这将为字节增加第九位）将使用“偶”奇偶校验，其中奇偶校验位只是所有八个数据位的异或结果。

module top_module (
    input [7:0] in,
    output parity); 
    
    assign parity = ^in[7:0]; 
    
endmodule