1. 题目
用verilog实现对输入的32位数据进行奇偶校验,根据sel输出校验结果(sel=1输出奇校验,sel=0输出偶校验)。
`timescale 1ns/1ns
module odd_sel(
input [31:0] bus,
input sel,
output check
);
//*************code***********//
//*************code***********//
endmodule
2. 解析
2.1 奇偶校验
通常所说的奇偶校验:
奇校验:对输入数据添加1位0或者1,使得添加后的数包含奇数个1;
比如100,有奇数个1,那么奇校验结果就是0,这样补完0以后还是奇数个1;
奇校验:对输入数据添加1位0或者1,使得添加后的数包含偶数个1;
回到这个题目,应该是出题人搞反了,按照出题的意思,应该不能叫奇偶校验,应该是叫奇偶检测:
奇检测:输入的数据里有奇数个1就输出1;
偶检测:输入的数据里有偶数个1就输出1;
2.2 单目运算符
红框里的内容在视频讲解时有误,已更正。
单目运算符使用时,输入的数据的每一位进行运算,最后结果一定是1 bit的
用处:
3. 代码
`timescale 1ns/1ns
module odd_sel(
input [31:0] bus,
input sel,
output check
);
//*************code***********//
wire check_tmp;
// 单目运算符
assign check_tmp = ^bus;
// assign check = (sel == 1'b1) ? check_tmp : ~check_tmp;
reg check_reg;
always @ (*) begin
if(sel) begin
check_reg = check_tmp;
end
else begin
check_reg = ~check_tmp;
end
end
assign check = check_reg;
//*************code***********//
endmodule