今天少做题，把项目整理一下
FPGA项目：使用FPGA实现边缘检测应用于人脸识别。
IC验证项目：9
Verilog
1、
原理：异或是每一位都要异或，将多位边为1'b0/1'b1，可以完成0或者1的输出结果，此时无关always@，可以用wire变量定义，根据sel的值做判断，根据示意图定：的前后项。
if、else后面如果超过一个语句，一定要加begin end
“~”会将变量的各个位依次取反如：a[3:0] ={1,0,0,1} ， ~a ={0,1,1,0};
“!”会将变量作为一个值去做处理，非0为1
方法2是用always，使用always必须要有reg变量，wire是组合变量用，不能混用
if（sel）这里sel 非0即1，不用赋值。
2、
python
1、