秋招手撕代码-刷题日记（四）8.2

Verilog

1、

先定义计数器，保证下面能够利用他做case，四种情况，则[1:0] cnt;

 

之后开始计算，利用拼接,还可以用移位，如下：

2、 

 两个输出，两个输入，将d拆分用寄存器d0-d3存，valid也有reg存，最后assign将reg送入valiout和out