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实验题目：
请设计一个同步时序电路，对串行二进制输入进行奇偶校验，每检测5位输入，输出一个结果。当5位输入中1的数目为奇数时，在最后一位的时刻输出1.
请提交实验报告，内容包括Verilog代码、RTL图、时序仿真波形图，以及相应的注释和说明。
实验报告：
奇偶校验电路
请设计一个同步时序电路,对串行二进制输入进行奇偶校验每检测 5 位输入，输出一个结 果。当 5 位输入中 1 的数目为奇数时，在最后一位的时刻输出 1。请提交实验报告，内容包 括 Verilog 代码、RTL 图、时序仿真波形图，以及相应的注释和说明。 1.代码