因为上传时候图片不好粘贴，所以以下图片没粘贴。
可以去我的主页找资源，包括ms14文件（总体和各个模块）以及该报告
(44条消息) 数字电路课设：数字钟（内含源文件和报告，仿真环境：NIMultism）资源-CSDN文库
一、项目需求分析
项目要求设计一个数字钟，要求设计的电路要能够准确而直观地将时间的“时”“分”“秒”以数字方式显示出来。
仿真环境：NI Multisim
该电路的主要功能：
1.秒计数器和分计数器：60进制计数电路计数；
2.时计数器：24进制计数电路计数；
3.LED七段数码管：显示时、分、秒。
二、数字钟原理
1.秒计数器
使用同步加法计数器74LS161N和74LS160N构成60进制加法计数器作为秒计时器。在秒的个位计数到10的瞬间，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。秒的十位加法计数器在计数到6的瞬间，向本位发送一个清零信号，并同时向分位的个位发送一个进位脉冲。这样就构成了一个级联而形成的60进制带进位与清零的加法计数器。
2.分计数器
使用同步加法计数器74LS161N和74LS160N构成60进制加法计数器作为分计时器。在分的个位计数到10的瞬间，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。秒的十位加法计数器在计数到6的瞬间，向本位发送一个清零信号，并同时向分位的个位发送一个进位脉冲。这样就构成了一个级联而形成的60进制带进位与清零的加法计数器。
3.时计数器
小时位有两个清零信号，一是在小时的个位计数到10的瞬间，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。二是在小时的十位计数到2并且个位计数到4的瞬间，向个位和十位同时发送一个清零信号。
4.分频计数器模块：
图 1 计数器的电路组成
设计的60和24进制加法计数器都大于一个74LS161N或74LS160N的计数范围，所以需要级联。当且仅当秒的个位计数到10的瞬间，即输出为1010时，向本位发送一个清零信号，并同时向十位发送一个进位脉冲。但由于74LS161N和74LS160N的清零方式为异步清零，这种清零方式会导致清零的不可靠。所以必须要把脉冲调整到一个较低的周期，才会产生有效地清零和进位信号。74LS161N和74LS160N的预置是同步的，利用预置端的ABCD四个端口来实现清零。把A-D接地后，当置入控制器LOAD为低电平时，在CLOCK上升沿作用下，输出端QA-QD会与数据输入端A-D相一致。通过采用预置的方式，可以确保清零的稳定。但为了使清零和进位同步进行，在清零的输出端需要引出一根线，加上非门引入下一级计数器的输入端。这种可以实现多重清零的方式，也可以实现24进制用10进制显示，而且清零和进位的可靠性与同步性得到了极大地提高。
- 实验设备与器件
- 所需元件
| 元件 |
数量 |
对应仿真器件 |
| 四位二进制同步加法计数器 |
3 |
74LS161N |
| 十进制同步计数器 |
3 |
74LS160N |
| 2输入端与非门 |
11 |
74LS00D |
| 单刀双掷开关 |
2 |
SPDT |
| D触发器 |
1 |
74LS74M |
| 2输入端非门 |
9 |
74LS04D |
2.Multisim导出材料单
图
- 数字钟电路和仿真图
图
五、优化数字钟
1、稳定电源
让输入电压先通过电压变压器，再通过整流网络，然后经过滤波网络最后经过稳压网络。采用桥式整流电路实现整流的目的，以大电容作为滤波电路，然后接负载。
图
2.脉冲信号模块
时钟模块由555计时器组成的振荡电路。考虑到数字钟对精度要求较高，故在电路中由555振荡电路直接产生频率为1Hz的脉冲信号。555振荡器的参数确定:T=0.7（R1+R2）C=500ms，f=1/t=2HZ，所以参数可以确定为:C1=47uF，C2=10nF，R1=10KΩ，R2=10KΩ。
图