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数字钟设计
设计要求：
采用中、小规模集成电路设计一款数字钟。主要功能要求：
① 时间以24小时为一个周期；
② 显示时、分、秒；
③ 具有校时功能，可以分别对时及分进行单独校时；
④ 具有整点报时功能，当时间到达整点前的58、59秒及整点时，报时声响，且58、59秒时响一低音，持续0.5秒，整点响一高音，持续1秒；
⑤ 整个系统采用同步电路。
一、 系统总体分析与系统总框图
利用74LS161的计数功能完成同步电路的数字钟设计。各用两片74LS161来控制时钟的时、分、秒，合计六片74LS161。因采用同步电路完成对数字钟系统的设计，六片74LS161的时钟CP来自同一个时钟脉冲，为1Hz。时间以24小时为一个周期，小时为24进制，分钟和秒为60进制，利用74LS161的保持和计数功能，将进位信号送入使能端，即ENT，ENP计数控制端，从而完成基本的数字钟功能。对于小时和分钟的校时功能，将利用或门的逻辑功能，只要有一个或n个输入端为‘1’，或门输出即为‘1’，将上一级送入使能端的信号与开关相或，送入使能端，来完成对小时和分钟的校时。对于整点报时功能的实现，将59:58和59:59相或，连1Hz，与的结果产生0.5秒，连500Hz，与的最终结果送往蜂鸣器，来产生整点前的58,59秒响一低音，持续0.5秒。将00:00相与的结果，连1kHz，与的结果送入蜂鸣器，来产生整点响一高音，持续1秒的功能，从而完成对数字钟系统的总体实现。系统总框图，如下图所示。
74LS161的功能表
74LS161N：
可预置四位二进制计数器（并清除异步）
1.QA~QD:计数输出端，输出二进制代码
2.A~D:预置数据输入端，输入二进制代码
3.CLK：相当于CP，接单次脉冲端输入
4.ENT，ENP:计数控制端
5.~CLR:直接清零端
6.~LOAD：预置数控制端
7.RCO：进位输出端
二、系统各模块电路设计、工作原理介绍
2.1电路的时钟控制
2.2进位控制
秒的个位向十位进位时，秒的个位到‘9’，下一个脉冲到达时，秒的十位与秒的个位同时变化，十位进一，个位置零。将个位的‘1001’送入~LOAD，利用公式 ，完成置数，回到‘0000’。将~LOAD取非的结果送到使能端ENT，利用公式,十位计一次脉冲后，保持，等待下一次进位信号，从而完成十位进一功能。同样的方法完成分钟个位向分钟十位的进位，但为了保证时钟在用一个脉冲到来时完成进位变化，在分钟的个位向十位进位时，在个位到‘1001’的基础上还要连上秒的进位，即秒达到‘59’，利用或门的逻辑功能实现，如上图所示。
秒向分钟进位时，秒到‘59’，分钟进一。将秒的‘0101 1001’送入分钟个位使能端ENT。分钟向小时进位时，将‘59:59’送入小时的个位使能端ENT。从而保证在同一个脉冲到达时，时分秒同步变化，达到同步电路的目的，如上图所示。
2.3校时电路
利用74LS161的保留和计数功能实现数字钟，进位信号送入使能端ENT。校时电路即利用送入使能端的信号和开关逻辑或，结果仍送入使能端，完成进位，如上图所示。
2.4报时电路
当时间到达整点前的58、59秒及整点时，报时声响，且58、59秒时响一低音，持续0.5秒，整点响一高音，持续1秒。对于整点前的58、59秒，将‘0101 1000’和‘0101 1001’相或。因为分钟为60进制，个位最大为‘1001’，在整点前的报时电路中，可以将‘0101 1000’中三个‘1’送入低音报时电路。对于0.5秒的控制，则利用逻辑与门与1Hz得0.5秒完成对功能的实现。整点的报时电路即分钟和秒到达‘00:00’，将‘0000 0000 0000 0000’利用逻辑或送入高音报时电路。对于高音和低音的控制，即将送入报时电路的信号与上1kHz和500Hz。如上图所示，将分钟的个位和秒的个位的‘0000’送入整点报时，U50A接入1kHz，U38A接入500Hz。为了便于观察，用X1代替蜂鸣器。
2.5 24进制
实现24进制（0-23），在小时电路设计部分，十位是二进制，个位是十进制，在数字钟达到23:59:59时要恢复到00:00:00。对于电路的实现，要将23:59:59和分钟的进位送入~LOAD置数控制端，如上图所示。
三、系统仿真运行介绍
利用NI Multisim 14.0完成数字钟的仿真图，如上图所示。报时电路在仿真图中用小灯泡代替蜂鸣器，易于观察。
四、元器件清单
| 芯片名称 | 数量 |
|---|---|
| 74LS161 | 6片 |
| 74LS08 | 3片 |
| 74LS00 | 3片 |
| 74LS32 | 4片 |