Verilog基础语法

门逻辑

• not/~ 非门
• or/ | 或门
• and/& 与门
• ^ 异或
• ~^/ ~^ 异或非

存储器赋值方式

• reg直接赋值
• 指定文本中读取数据并加载到存储器中
  $readmemb(加载二进制值)
  $readmemh(加载十六进制值）
• integer、time、real、realtime