00、verilog语法基础 、待更新。。。。

待更新。。。

语言部分：

1.  宏定义`define、`undef的使用说明
2.  条件编译指令`ifdef， `ifndef，`else， `elsif， `endif（包含module 对内部信号声明的学习）
3.  `timescale的使用
4.  $finish、$stop的使用与区别
5.  Verilog的参数化设计（parameter、localparam和`define）
6.  随机数系统任务----$random
7. 非阻塞赋值与阻塞赋值(重点）
8. 系统任务（显示/打印类）--$display， $write，$strobe，$monitor
9. 运算符
10. 数据类型

设计部分：