【FPGA教程案例29】基于FPGA的DDS直接数字频率合成器之二——Verilog开发

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1.软件版本

vivado2019.2

2.DDS的verilog开发

        在上一课程，我们基本了解了DDS的基本实现原理以及相关技术指标的计算方法。在本课程中，将介绍如何通过Verilog实现DDS。根据上一章的原理介绍可知，DDS系统包括如下几个模块：频率控制字输入模块，相位累加器模块，ROM存储器模块。在本课题中，为了方便入门学习掌握，我们只考虑频率控制字的输入，不考虑相位控制字。下面，我们学习DDS各个模块的FPGA实现过程。

2.1ROM存储器模块

首先，通过MATLAB产生sin数据，用于存放在ROM中，运行如下的matlab程序：

clc;
clear;
close all;
warning off;


LL   = 2^20;
t    = 1/LL:1/LL:1;


y  = sin(2*pi*t); 
y  = round(2^14*y);

figure;
plot(y);


fid &