PS：本系列参考夏宇闻老师的Verilog数字系统设计jiao教程，意在对verilog形成基础的体系，留作将来查询参考，请大家多指教。

硬件描述语言（HDL，hardware description language）是一种形式化方法来描述数字电路和系统的语言。数字电路系统的设计者利用这种语言可以从上层到下层（从抽象到具体）逐层描述自己的设计思想用一系列分层次的模块来表示极其复杂的数字系统。然后利用EDA工具逐层进行仿真验证，再把其中需要变为具体物理电路的模块组合经由自动综合工具转换到门级电路网表。接下去再用专用集成电路(ASIC)或现场可编程门阵列（FPGA）自动布局布线把网表转换为具体电路布线结构的实现。在制成物理器件之前，还可以用Verilog的门级模型来代替具体基本元件。
　　verilog HDL 是硬件描述语言的一种，用于数字电子系统设计。该语言允许设计者进行各种级别的逻辑设计，进行数字逻辑系统的仿真验证、时序分析、逻辑综合。

自顶向下设计的基本概念

自顶向下的设计是从系统级开始，把系统划分为若干个基本单元，然后再把每个基本单元划分为下一层次的基本单元，一直这样做下去，直到可以直接用 EDA 元件库中的基本元件来实现为止。

HDL设计流程图

电路设计步骤

1、设计输入：原理图输入或者硬件描述语言输入

2、综合：将行为级或者RTL级等设计输入转化成由基本逻辑单元组成的逻辑连接，并将RTL级文件映射到FPGA的原语，生成综合的网表文件。（RTL级，描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型）。

3、实现：将综合产生的网表文件转化成所选器件的底层模块和硬件原语。

C语言与verilog的比较

1、C 程序是一行接一行依次执行的，属于顺序结构，而 Veri log 描述的硬件是可以在同一时间同时运行的，属于并行结构。

2、Verilog 可用的输出输入函数很少，C 语言的花样则很多

3、C 程序调用函数是没有延时特性的，一个函数是惟一确定的，对同一个函数的不同调用是一样的。而 Verilog 中对模块的不同调用是不同的，即使调用的是同一个模块，必须用不同的名字来指定。

4、Ver ilog 的语法规则很死，限制很多，能用的判断语句有限。仿真速度较慢，查错功能差，错误信息不完整。仿真软件通常也很昂贵，而且不一定可靠。C 语言没有时间关系，转换后的 Verilog 程序必须做到没有任何外加的人工延时信号，也就是必须表达为有限状态机，即 RTL 级的 Verilog，否则将无法使用综合工具把 Verilog 源代码转化为门级逻辑。

5、关键字和运算符比较

verilog HDL 与VDHL的比较

VHDL 的英文全名为 VHSIC Hardware Description Language ，而 VHSIC 则是 Very High Speed lntegerated Circuit 的缩写词，意为甚高速集成电路，故 VHDL 其准确的中文译名为甚高速集成电路的硬件描述语言。

Verilog HDL 和 VHDL 作为描述硬件电路设计的语言，其共同的特点在于:

1、能形式化地抽象表示电路的行为和结掏；

2、支持逻辑设计中层次与范圄的描述；

3、可借用高级语言的精巧结掏来简化电路行为的描述；

4、具有电路仿真与验证机制以保证设计的正确性；

5、支持电路描述由高层到低层的综合转换；

6、硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）；

7、便于文档管理；易于理解和设计重用。

但是 Verilog HDL 和 VHDL 又各有其自己的特点。

与 VHDL相比，Verilog HDL 的最大优点为：它是一种非常容易掌握的硬件描述语言，只要有 C 语言的编程基础，通过 20 学时的学习，再经过一段时间的实际操作，一般可在 2、3个月内掌握这种设计技术。而掌握 VHDL 设计技术就比较困难。

一般认为 Verilog HDL 在系统级抽象方面比VHDL 略差些，而在门级开关电路描述方面比VHDL 强得多。

verilog语法的基本概念

Verilog HDL 是一种用于数字系统设计的语言。用其描述的电路设计就是该电路的 Verilog HDL 模型，也称为模块。Verilog HDL 既是一种行为描述的语言也是一种结构描述的语言。这就是说，无论描述电路功能行为的模块或描述元器件或较大部件互连的模块都可以用 Verilog 语言来建立电路模型。

Verilog 模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们所对应的模型类型共有以下5种，现分别给以简述。

( 1）系统级（ system-level）：用语言提供的高级结构能够实现所设计模块的外部性能的模型。

( 2）算法级（ algorithm level）：用语言提供的高级结构能够实现算法运行的模型。

( 3 ) RTL 级（register transfer level) ：描述数据在寄存器之间的流动和如何处理、控制这些数据流动的模型。

以上三种都属于行为描述，只有 RTL 级才与逻辑电路有明确的对应关系。

( 4 ) 门级（ gate-level ）：描述逻辑门以及逻辑门之间连接的模型。

与逻辑电路有确定的连接关系，以上四种数字系统设计工程师必须掌握。

( 5）开关级（ switch-level ）：描述器件中三极管和储存节点以及它们之间连接的模型。

通过计算机上运行的工具进行从例2.1转换为例2.2形式的模块，这个过程就是综合

verilog用于模块的测试

Verilog 还可以用来描述变化的测试信号。描述测试信号的变化和测试过程的模块叫做测试平台（testbench 或 testfixture)，它可以对上面介绍的电路模块（无论是行为的或结构的〉进行动态的全面测试。

下面是对例2.1多路选择器的全面测试

'include "muxtwo.v"
module t;
   reg ain,bin,select;
   reg clock;
wire outw;
   initial //把寄存器变量初始化为一确定的值
   begin
       ain=0;
           bin=0;
           select=0;
           clock=0;
       end
   always #50 clock=~clock ;//产生一个不断重复的周期为100个的时钟信号clock

   always@(posedge clock）
   begin
       #1 ain={$ random}%2;//{$ random}为系统任务，会产生一个随机数
           #3 bin={$ random}%2;//分别延迟1和3个时间单位后产生随机的位信号流ain和bin
       end
   always #10000 select=! select;//产生周期为10000个单位时间的选通信号变化

   muxtwo m(
   .out(outw),
               .a(ain),
               .b(bin),
               .sl(select)
           );
           /*“.”表示端口;后面紧跟端口名，其名称必须与muxtwo模块定义的端口名一致;
           小括号内的信号名为与该端口连接的信号线名，可以用别的名，但必须在本模块中定义，说明其类型。*/
   endmodule

verilog学习（一）概述