我在前面有2篇Vivado 下的集成逻辑分析仪ILA:
但没有介绍有sdk 的情况下怎么用，当时也没用过，前几天我觉得有这需要，就找了一篇文章学习，然后做了这个实验。
参考文章是：https://www.realdigital.org/doc/c4d57104000339a55b764e5e5f21e28c
本实验用的是有axi-gpio 的流水灯控制工程基础上做的。如果你没有，可以参考我的另篇博文 zynq 7000 SDK下的流水灯实验
1：打开sdk流水灯工程，然后打开原理图。
2：给ip 的axi 总线添加Debug，其实可以给更多信号添加debug
在原理图中，选择myled IP核的axi 总线，然后右击，下拉菜单中选择Debug，你可以看到线上有2个Debug 图标。
3：运行Synthesis， 然后打开Synthesized Design， 添加Logic Analyzer Core
应该说打开左边 Flow->Synthesis->Synthesized Design-> Setup Debug
出现Setup Debug 对话框，点击Next 然后出现下面的对话框
点击Next 会有警告，有些信号直接接地了，就要remove ，或者要添加时钟等，然后可以Next了，
进入采样深度设置，可以修改，但我没有改动：
然后就是一个总结概要，点击Finish。然后有下面一个提示，记得一定要保存当前约束到目标工程的约束文件里。
看看我的约束文件，内容还没有变，但有提示，Reload 后内容变化了，原文说直接修改这个约束文件也可以，我不是很懂，就没有用直接更改约束文件的方法了。
这样操作完成后，就是产生比特流，输出（包含比特流），启动SDK，不要关闭Vivado，记得用刚才生成的比特流，在SDK里 Program FPGA ，然后启动debug 或者程序运行。应该看到板子上的灯在流水运行了。
4：看波形在Vivado 里进行
回到Vivado， 左边FLOW->Open Hardware Manager->Open Target 选择自动连接
在Trigger Setup面板，Add Probes
原文里选择system_i/ps7_0_axi_periph_M00_AXI_ARREADY==1 作为触发条件，但我的工程没有读操作，所以这个条件不会触发。开始就这样怎么也不触发。
修改为system_i/ps7_0_axi_periph_M00_AXI_WVALID==1 ，然后点击触发，波形出来了。如果这些面板操作不熟，可以参考我前面的2篇博客。
介绍到此，希望对你有所帮助。
