**1、每个程序块中可以有多个initial和always块；
2、仿真时，initial和always同时开始执行，但是initial只执行一次，而always一直执行，只到仿真结束。
3、一段程序中，initial和always使用次数不受限制，他们同时开始运行；
4、 一个模块中可以有多个initial块，他们并行执行；
5、initial常用语测试文件中的初始化；**
[FPGA学习笔记] verilog语言中always和initial的区别
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转载自blog.csdn.net/yang_jiangning/article/details/104696396
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