软核：是功能经过验证的，可综合的，实现后电路结构总门数超过5000门的Verilog HDL模型
固核：是在FPGA器件上实现的，经验证是正确的，总门数在5000门以上的电路结构编码文件
硬核：是在某一种专用集成电路工艺的（ASIC）器件上实现的，经验证是正确的，总门数在5000门以上的电路结构版图掩膜
设计方法：
Verilog开发流程：
Verilog的抽象级别：
Verilog语言的功能：
举例：
这里强调综合的作用
测试平台（Testbeach）：
举例：
模块的定义:
一般用方法二
数据类型：
它的值是一直变化的，不会被存储
注意：always里面必须是reg型
m个n位寄存器
256个八位寄存器
运算符及表达式：
注意：reg是无符号数，可以将其赋值为正数或者负数，但最后是正值
reg signed [ ] a;
这样是有符号的定义形式
X:不定值 Z：高组值
前者可能为x,z 后者严格比较
注意位数的变化
赋值语句和块语句：
条件语句：
举例：
举例：
循环语句：
生成语句：
结构说明语句种类：
Always语句触发方式：
所有输入变量敏感
任务和函数的区别：
举例：
自动递归函数：
常用系统函数：
双引号括起来
举例：
高阻值同此类现象
打开文件
写文件任务：
举例：
文件关闭：
举例：
值变存储文件：
系统任务和编译预处理处理：
举例：
仿真控制任务：
举例：
随机函数：
编译预处理：
