作者：毛茏玮 / Saint
掘金：https://juejin.im/user/5aa1f89b6fb9a028bb18966a
微博：https://weibo.com/5458277467/profile?topnav=1&wvr=6&is_all=1
GitHub：github.com/saint-000
CSDN: https://me.csdn.net/qq_40531974
VHDL基础体会篇（一）
Chapter1
电子设计设计自动化—EDA（Electronics Design Automation）
与硬件描述语言—HDL（ Hardware Description Language）
Part1：
1.TOP-DOWN设计方法
EDA一般采用自顶向下的设计方法，也称正向设计。
2.TOP-DOWN设计方法的特点
（1）由于四个阶段都有仿真–行为级仿真，RTL仿真，逻辑综合仿真，后仿真。系统设计在早期就能发现设计问题并及时解决问题。
（2）自动化：第三阶段逻辑综合和第四阶段物理实现皆可以用EDA软件自动实现。
3.TOP-DOWN的优势：
（1）提高设计一次成功率。
（2）大大缩短系统设计周期。
（3）易于系统规划和项目管理。
（4）设计效率提高。
（5）通过设计共享，避免重复设计。
4.FPGA/CPLD与ASIC两种物理实现
Part2：
1.硬件描述语言（HDL）
HDL的生命力在于用它描述的实体的程序，即能被仿真，又能被综合。通过仿真可验证设计的正确性；通过综合，抽象的设计描述将自动地自上而下转化为实在的物理设计-逻辑图，电路图直至FPGA或ASIC版图。
2.VHDL的特点：
VHDL（Very High Speed integrated circuit Hardware Description Language）超高速集成电路硬件描述语言
（1）通用性好，支持面广。
（2）重用性好，与具体的工艺无关。
（3）可靠性高。
（4）从抽象角度描述电子实体行为能力强。
3.由HDL形成的第三种新方式：IP核（Intellectual Property Core）知识产权核
（1）软核通过仿真加以验证，固核通过FPGA/CPLD加以硬件验证。
（3）固核硬化可以在软件仿真以后，用FPGA/CPLD硬件测试来验证ASIC功能，这是因为FPGA/CPLD内部已经考虑了与ASIC相似的门级延迟和连线延迟。
（4）为什么说硬核价值最高，为什么要硬核软化？
在FPGA角度固核价值最高，在ASIC角度，硬核价值最高，因为硬核必须通过交换或出售才能实现价值最大化。在硬核的交换过程中，IP提供者通常以黑匣子的方式提供给使 用者，通过将硬核软化，即通过HDL对IP核进行行为级描述，使用该行为级描述时，既可以保护黑匣子里的具体内容，又能通过进行IP仿真。
（5）FPGA/CPLD在EDA设计中的作用：
①HDL程序通过FPGA/CPLD可以得到EDA设计的最 终产品，在产品数量较小时快速占领市场。
②HDL程序通过FPGA/CPLD验证可以形成 固核，具有一定的商业价值。
③HDL程序的FPGA/CPLD验证可以用于ASIC功能的验证。