【 Verilog HDL 】赋值冲突问题

最近在看《FPGA之道》，对此爱不释手，真是开卷有益！很想收藏一本，可惜买不到了。

进入正题，今天记录这篇笔记，应该是学习使用Verilog HDL描述硬件电路时都会遇到的问题，记录下来，供大家参考。

赋值冲突，是写变量时常碰到的一类问题，其主要可分为两类，如下：

这种赋值冲突就FPGA来说是致命的，因为它违背了变量操作中的“一写”的原则。关于“一写”的含义就是如果有多个并行语句需要操作一个变量时，有且只能有一个固定的并行语句可以对变量进行写操作。这篇博文：【 Verilog HDL 】正确的变量访问思路有详细介绍。

这种赋值冲突必须禁止！

这类冲突对编译器并不一定是致命的，但是由于违背了“一写”中“每次动作只能修改一次变量的值”，因此，当出现此类冲突时，FPGA设计的行为很可能与我们预期的不一致，从而造成问题。

下面我们针对纯净的组合逻辑并行语句和时序逻辑并行语句来进行赋值冲突讨论。

这类补充一点，如果在一个always中对同一变量同时应用阻塞赋值和非阻塞赋值，那么这类赋值冲突编译器是会报错的。

（1）组合并行语句内串行语句的赋值冲突

这类赋值冲突可分为三种：

第一种，无反馈的组合串行赋值冲突。这类冲突发生时，按照HDL串行语句的执行思路，可知写在最后面的一条语句才是有效的。如下：

always@( a, b )
begin
    t = a&b; //无效赋值
    t = a|b; //有效赋值
end

第二种，反馈在前的组合串行赋值冲突。

always@(a, b, c)
begin
    t = ~t;  //无效赋值
    t = a|b; //有效赋值

end

这种赋值冲突的分析结果和上述一致，尽管反馈现象是非常不好的，但是由于后续的无反馈代码对信号的值进行了重新设置，所以使得反馈代码相当于无效。

第三种，反馈在后的组合串行赋值冲突。这类赋值冲突的分析结果和前两种不同，他不再是简单地忽略掉之前代码对变量的赋值操作，而是将之前代码得到的变量值代入到最后一个具有反馈的赋值语句中。

always@(a, b, c)
begin
    t = a&b;
    t = t&c;   //equal to : t = a&b&c;
end

（2）时序并行语句内串行语句的赋值冲突

时序逻辑中，实际上不存在真正的反馈的，因此当位于描述时序逻辑的串行语句中出现赋值冲突时，按照HDL串行语句的执行思路，可知写在最后的一条语句才是有效的。例如：

always@( posedge clk )
begin
    t <= a&b; //无效赋值
    t <= a|b; //有效赋值
end

最后提一点，上述所说的组合并行语句以及时序并行语句，这个并行语句字眼指的是always块，块与块之间是并行的。

而块内的位于begin、end之间的语句是串行语句。所以组合并行语句内串行语句的赋值冲突不就是指alway块内部的串行语句的赋值冲突嘛。