FPGA综合工具所用的sdc文件和前端Design compiler和PR所用的sdc的格式完全不一样。不能套用设计前端的sdc约束文件。
ISE 工具的约束文件为*.ucf文件。可采取以下步骤生成：
1）对于管脚分配，根据FPGA验证板的实际情况，手动在ucf文件中做好相应的配置。
2）对于时钟约束。先用synplify 工具跑一下，该工具会自动识别出设计中的时钟。我们在synplify 工具中直接打开自动生成的空sdc文件来编辑产生时钟约束。
2.1） synplify综合完成后，在ISE界面中打开synplify。如下图选择“run with current data”
2.2）在synplify界面中打开sdc文件
在sdc文件编辑界面的“clock object”列表中选取综合工具自动识别出来的时钟，并进行相应的设置，保存后即生成一份sdc文件。
2.3）重新跑一下synplify pro，将自动生成一个synplify.ucf文件。
3）将synplify.ucf文件贴到总设计的ucf文件中，比如top.ucf中。
注意：synplify 重新综合后可能信号名会改变，因此需要重新将新的synplify.ucf贴到总设计的top.ucf文件中。
通过以上方法可以非常方便地生成一份ucf文件。