通过实例化100个全加器实现两个百位变量的全加器。
Create a 100-bit binary ripple-carry adder by instantiating 100 full adders. The adder adds two 100-bit numbers and a carry-in to produce a 100-bit sum and carry out. To encourage you to actually instantiate full adders, also output the carry-out from each full adder in the ripple-carry adder. cout[99] is the final carry-out from the last full adder, and is the carry-out you usually see.
module top_module(
input [99:0] a, b,
input cin,
output [99:0] cout,
output [99:0] sum
// 参数声明
);
// 变量首位的加法器，用于初始化进位cout
assign sum[0] = a[0] ^ b[0] ^ cin;
assign cout[0] = a[0] &b[0] | a[0]&cin | b[0] & cin;
genvar i;
generate
for(i = 1;i<100;i= i +1)
begin: add1
assign sum[i] = a[i] ^ b[i] ^ cout[i-1];
assign cout[i] = a[i] & b[i] | a[i]&cout[i-1] | b[i] & cout[i-1];
end
endgenerate
endmodule
其中：
genvar语句表示生成一个或多个变量，用于循环计数，生成变量只能用在生成块之中，确立后的仿真代码中，生成变量是不存在的；
generate语句常用于以下场景：
1.多次实例化同一个模块，如多个内存单元、寄存器
2.根据输入参数的不同，选择不同的逻辑路径；
3.同一个模块需要在不同的始终下运行；
4.利用for循环对代码块进行重复生成；
generate语句和always语句的区别
在 Verilog HDL 中，generate 和 always 都是用于建模和描述数字电路的关键字，但是两者的作用和使用场景不同。
generate 语句是一种用于生成逻辑结构的语句。generate 通常用于在编译时通过循环或条件语句等方式生成多个类似结构的代码，例如产生多个实例化模块、复制多个相似的逻辑等。generate 语句后面通常会跟随一个 begin/end 的语句块，在其中可以定义一些与 generate 相关的参数（如端口连接、实例名称等）。generate 是 Verilog HDL 语言中的一个重要特性，它可以提高设计的可重用性、扩展性和可维护性。
always 语句则是一种用于描述时序逻辑的语句。always 语句一般用于描述在某个信号变化或时钟事件发生时需要执行的逻辑行为。通常 always 语句会包含一个敏感信号列表（即 sensitivity list），表示当这些信号发生变化时需要执行 always 语句中的逻辑行为。always 语句可以有多种不同的类型，包括 always @*、always @(posedge clk) 等，分别表示根据数据依赖性更新信号值、在时钟上升沿触发等不同的描述方式。
因此，generate 语句通常用于构建逻辑结构，并且在编译时展开，从而生成具体的电路结构。而 always 语句则用于描述时序逻辑，即根据时钟和信号的变化来确定操作和行为。