Altera PLL应用中注意的问题

无论是差分转单端信号还是单端信号转差分信号，都要都要用到altiobuf。而且在pin planner中要设置管脚的标准为差分的

而且要注意管脚的正负极性。

 今天用FPGA做测试：把专门用于PLL的输出差分管脚上用作单端，给两个脚分别输出不同的单端时钟信号时，

时钟信号特别乱，可能是两个脚之间相互影响的原因。其实应该查看文档，看这对差分信号是否可以

支持两个单端输出。