VHDL数字秒表的设计

主要内容:
本课程设计是根据计算机时钟信号原理设计一个含有控制模块、计时模
块、显示模块三个模块的精确度达到10ns的数字秒表。

课程设计的目的
本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上,了解EDA技术,对计算机系统中时钟控制系统进一步了解,掌握状态机工作原理,同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时。通过对数字秒表的设计,进行理论与实际的结合,提高与计算机有关设计能力,提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术,达到课程设计的目标。

本设计包括课设报告和代码
下面是截图:
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