数字逻辑复习

逻辑代数基础

需要注意的是带小数的十进制转二进制，需要将整数部分和小数部分分开化。
需要注意的是八-二转换
BCD码，ISO 码，ASCII（美国信息交换标准代码）

符号

冗余定理（有 $\overline A, B, C$ ）
消去法： $\overline AB = A + B$
最小项
- 任意两个最小项乘积为0
- 全体最小项之和为1
- 任何逻辑函数都是由其变量的若干个最小项构成，都可以表示成为最小项之和的形式。
卡诺图：用几何相邻表示逻辑相邻
看看什么是逻辑图：最接近真实电路，不能进行运算和变换，逻辑关系不直观。

小结

数制：由基数和位权组成
码值：常用的 BCD 码有 8421 码、2421 码、5421 码、余 3 码、余 3 循环码，其中以 8421 码使用最广泛
化简的方法主要有公式化简法和图形化简法两种。
图形化简法变量数量不能超过六个
逻辑函数常用的表示方法：真值表、卡诺图、函数式、逻辑图和波形图
逻辑函数最简表达式
- 在最简与或式的基础上，两次取反，得最简与非式
- 在反函数最简与或式的基础上，取反，得最简或与式
- 在最简或与式得基础上，两次取反，可得最简或非式。

注意看看什么是数字逻辑中的反函数

门电路

实现基本逻辑运算和常用复合逻辑运算的电子电路

高低电平：高（2.4 ~ 5V），低电平（0 ~ 0.8V）
普通开关：静态特性好，动态特性差
半导体开关：静态特性较差，动态特性好
二极管0.5V开始导通，0.7V完全导通
二极管电容效应：结电容，扩散电容

三极管

集电极，基极，发射极

MOS管

N沟道：开启电压2V
P沟道：开启电压-2V
导通后 $u_o=0V$
MOS管间电容：栅源电容，栅漏电容，漏源电容
噪声容限：0.3 $V_{DD}$ ， $V_{DD}:3V$ ~ $18 V$
传送门：TG
三态门： $\overline {EN} = 1, Y = Z$ ； $\overline {EN} = 0, Y = \overline A.$
OOD（漏极开路门）
- 可以实现线与功能
- 输出端用导线连接可实现与运算
- $P_1\cdot P_2 = \overline{AB}\cdot \overline{CD}$ .
注意的问题：
- 输出端不能和电源、地短接。
- 多余的输入端不应悬空.
- 输入端外接电阻的大小不会引起输入电平的变化，因为输入端电阻极高，输入电流约为0，压降约为0.

TTL

TTL反相器门电路输出端不能接地的原因：输出短路电流 $I_{OS}$ 可达 - 33 mA，将造成器件过热烧毁。
集电极开路门：OC门
OC 门必须外接负载电阻和电源才能正常工作。
输出三态门 (TSL)：用作多路开关；用于信号双向传输；构成数据总线

小结

半导体二极管：是不可控的，利用其开关特性可构成二极管与门和或门。
半导体三极管：是一种用电流控制且具有放大特性的开关元件，利用三极管的饱和导通与截止特性可构成非门和其它TTL 集成门电路。
MOS管：是一种具有放大特性的由电压控制的开关元件，利用 N 沟道 MOS 管 和 P 沟道 MOS 管 可构成CMOS 反相器 和其它 CMOS 集成门电路。
特殊功能：三态门、OC门、OD门和传输门。
TTL 100 kΩ接地或者悬空，是1；其他TTL, CMOS等情况都是0. CMOS 输入端不能悬空

组合逻辑电路

概述

逻辑功能特点：输出状态只取决于该时刻的输入状态，与原状态无关。
结构特点：输入输出没有反馈延迟电路；不含触发器，仅有门电路组成
组合逻辑电路功能表示方法：真值表、卡诺图、逻辑表达式、时间图

基本分析方法与设计方法

符合电路：判断输入信号极性是否相同的电路
检奇电路：检验输入中1的个数；奇数输出1，偶数输出0。

加法器

二进制

规则：加法“逢2进1”，减法“借2当1”.
补码运算规则：补码再求补码是原码；两数补码之和两数之和的补码。

半加器 (Half Adder)

函数式： $S_i = A_i \oplus B_i$ ； $C_i = A_iB_i$
符号：HA, CO

全加器 (Full Adder)

注： $S_i = A_i \oplus B_i \oplus C_{i-1}$
符号：FA, CO(CI)

加法器

串行进位加法器：电路简单，连接方便；速度低 $4t_{pd}$ .
- $A=A_3A_2A_1A_0, B=B_3B_2B_1B_0$
超前进位加法器：速度快；电路比较复杂。
- $C_i = A_iB_i+(A_i+B_i)*C_{i-1}$

编码器

循环码又叫反射码，格雷码
二-十进制代码：又称为BCD码
常见的BCD码：8421码，余3码，2421(A)码，5211码，余3循环码, 5421
恒权代码：8421, 2421, 5211
变权码：余3码，余3循环码
编码器分类：二进制编码器，二-十进制编码器
编码器分类：
- 普通编码器
  - 二进制编码器： $I_0$ ~ $I_7$ 是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号
- 优先编码器
  - 二进制优先编码器：允许几个信号同时输入，但是只对优先级别最高的进行编码。优先顺序： $I_7 \rightarrow I_0$

译码器

2线-4线译码器，3线-8线译码器，4线-16线译码器
集成3线-8线译码器：74LS138， $S_1,S_2,S_3$ 都是1时才工作。即：
- $S_1=0$ 或 $\overline S_2+\overline S_3=1$ ，禁止工作
- $\overline S_1=0$ 且 $\overline S_2+\overline S_3=0$ ，正常工作

显示译码器

数码显示器：半导体显示 (LED)，液晶显示 (LCD)。
共阳极：低电平驱动；共阴极：高电平驱动

数据选择器和分配器

并行传送
在发送端和接收端不需要数据并-串或串-并转换装置
并-串转换：数据选择器；串-并转换：数据分配器

数据选择器

32选1数据选择器两种方法：
- 四片8选1 (74151) + 一片74LS139（双2线-4线译码器）
- 四片8选1 (74151) + 一片74LS153

数据分配器

奇偶检验器和数值比较器

可靠性代码

格雷码

又叫循环码
相邻代码间只有一位不同，且首尾相连。
电路每次状态的更新都只有一位码元变化，从而减少了计数错误。
$G_i = B_{i+1} \oplus B_i$

奇偶校验码

两部分组成：传送的二进制信息+1位奇偶校验位
用0或1表示1的个数是奇数还是偶数；
输出是0：若1的个数是奇数称为奇校验，1的个数为偶数成为偶校验。
n个变量进行异或运算，运算结果是1表示1的个数是奇数；反之是偶数。
奇偶校验电路：串联型（较慢）；树形（较快）。
集成9位奇偶校验器：74180，74280

数值比较器

$L_i(A>B) = A_i \overline{B_i}$
$G_i(A=B)=A_i \odot B_i$
$M_i(A<B)=\overline{A_i}B_i$

用数据选择器实现组合逻辑函数

任何组合逻辑函数都可以表示成最小项之和的形式，故可以用数据选择器实现。

用二进制译码器实现组合逻辑电路

任何一个函数都可以写成最小项之和的形式

组合电路中的竞争冒险

输入状态发生改变，输出电路可能出现虚假信号——过度干扰脉冲的现象，叫竞争冒险。
原因
- 当门电路的两个输入信号同时向相反方向变化时，输出端可能出现干扰脉冲
- 信号不能突变，过渡时间
- 门电路传输时间不同
消除竞争冒险方法
- 引入封锁脉冲（缺点：对封锁脉冲的宽度和产生时间有严格的要求）
- 引入选通脉冲（缺点：对选通脉冲的宽度和产生时间有严格的要求）
- 接入滤波电容（缺点：导致输出波形的边沿变坏）
- 修改逻辑设计，增加冗余项

总结

集成芯片

双全加器：74183, C661
两片双全加器：74283, CC4008
四位比较器：7485, CC14585, C663
8线-3线优先编码器：74148, 74348
10线-4线优先编码器：74147
3线-8线译码器：74LS138
4线-10线译码器：7442
共阳极显示译码器：74247
共阴极显示译码器：7448， 7449， 74248， 74249
8选1数据选择器：74151， 74251

数据分配器无可用芯片，可用二进制译码器实现

触发器

基本触发器 RS触发器

与非门

（以下这些公式可以从特征方程里面推出）

RS = 0时
- $R = 1$ : Reset, Q = 0。
- $S = 1$ : Set, Q = 1.
$S = R = 0$ : 保持
$S = R = 1$ : $\overline Q$ 均为高电平 $U_H$ .
（在S = R = 1时）R 置为 0 (撤销)，1态；S 置为 0，0态；同时撤销，状态不定
即：信号同时撤销，状态不定；信号不同时撤销，状态确定；
$Q^{n+1}=S+\overline RQ^n, RS = 0$ . 后面那个式子叫约束方程

或非门

$Q^{n+1}= S + \overline RQ^n, RS=0$ . 和与非门一样

基本RS触发器主要特点

优点：结构简单，具有置0，置1，保持功能
缺点：输入电平直接控制输出状态，使用不便，抗干扰能力差；R和S之间有约束。

集成基本触发器

与非门：CC4044
- EN = 0 时不工作，呈高阻态Z。EN = 1时，特性方程和之前一样。
或非门：CC4043
TTL：74279

同步触发器

不仅受输入端 (R, S) 控制，还受时钟脉冲 (CP) 控制。

同步RS触发器

CP = 0 时，保持。 $Q^{n+1} = Q^n$
CP = 1 时，和基本RS触发器一样。
主要特点
- 时钟电平控制：CP=1接收输入信号，CP=0输出保持不变。抗干扰能力有所增强。
- RS之间有所约束

同步D触发器

$\overline D$
CP = 0 时保持，CP = 1时 $Q^{n+1} = D$
简化电路，省掉反相器
主要特点
- 时钟电平控制，无约束问题
- CP=1 时跟随；下降沿到来时锁存

集成同步D触发器

74375, CC4042
CMOS
- POL = 0，异或门进行原码传输： $Q^{n+1} = D, CP = 0.$
- POL = 1，异或门进行反码传输： $Q^{n+1} = D, CP = 1$ .
- TG门是传输门，下面接 $E N$ ，上面接 $\overline{EN}$

边沿触发器

边沿D触发器

主触发器在下面，从触发器在上面。
CP = 1 时，对于主触发器： $Q_M^{n+1}=S+\overline RQ^n, RS = 0$
CP = 0 时，主触发器保持不变，从触发器由下降沿到来前的 $Q_M^n$ 决定。
主要特点
- 主从控制，时钟脉冲触发：从触发器输出端的变化只能发生在CP的下降沿。即： $Q^{n+1} = D$ ，CP下降沿时刻有效
- R, S之间有约束：CP下降沿到来时，若 R = S = 0，则可能出现竞态现象。

异步输入端

$\overline R_D, \overline S_D$ 异步输入端，不受时钟信号CP控制
$R_D = 1$ ，Reset，Q = 0.
$Q_D = 1$ ，Set，Q = 1.
$R_D \cdot S_D = 0$ .

集成边沿D触发器

CC4013, 7474
主要特点：
- CP 的上升沿(正边沿)或下降沿(负边沿)触发；
- 抗干扰能力极强；
- 只有置 1、置 0 功能。

边沿 JK 触发器

解决 R、S 之间有约束的问题
$J\overline {Q^n}, R = KQ^n$
$Q^{n+1} = J\overline{Q^n} + \overline KQ^n$
主要特点
- 主从控制脉冲触发，完善方便
- 存在一次变化问题，抗干扰能力需提高（CP =1期间，只有 J 端能输入，G8 被封锁，不论 K 为何值，R = 0，这将可能引起错误）。

集成 JK 触发器

CC4027
74112
7472
主要特点
- CP的上升沿或下降沿出发
- 抗干扰能力极强，工作速度很高
- 功能齐全（保持，置0，置1，反转）

其他边沿触发器

T触发器：J = K，即 $Q^{n+1} = T\oplus Q^n$
T’触发器：令T=1，即 $Q^{n+1} = \overline {Q^n}$

触发器之间的转化

JK -> D：令 $\overline D$
JK -> T：令 J = K = T.
JK -> T’：令 J = K = 1.
JK -> RS：令 J = S, K = R.
D -> JK： $J\overline {Q^n} + \overline KQ^n$
D -> T： $T\oplus Q^n$
D -> T’： $\overline {Q^n}$

触发器逻辑功能表示方法

特性表，卡诺图，特性方程，状态图，时序图

对于状态图，斜线左上方标注的是输入信号的值——转换条件；斜线右方：输出信号
”×“表示任意，即无论其为何值，触发器都会按照箭头指示方向转换状态。

触发器电气特性

边沿 D 触发器的 $t_{set}$ 和 $t_h$ 均在 10 ns 左右。
建立时间： $t_{set}$ ，保持时间： $t_h$
$t_{PHL}$ ：输出端由高电平变为低电平的传输延迟时间 >= 40ns
$t_{PLH}$ ：输出端由低电平变为高电平的传输延迟时间 <= 25ns
时钟触发器的最高时钟频率 $f_{max}$ ：>=15MHz.

小结（填空）

触发器两个基本特性：
- 有两个稳定的状态：0状态和1状态。
- 在外信号作用下，两个信号可相互转化；没有外信号作用时，保持原状态不变。
触发器逻辑功能的描述方法主要有特性表、卡诺图、特性方程、状态转换图和波形图（时序图）。
根据电路结构不同，触发器可分为：
- 基本触发器：输入信号电平直接控制。
- 同步触发器：时钟电平直接控制。
- 主从触发器：主从控制脉冲触发
- 边沿触发器：时钟边沿控制
根据逻辑功能不同，时钟触发器可分为
- RS触发器
- JK触发器
- D触发器
- T触发器
- T’触发器

（利用特性方程可实现不同功能触发器间逻辑功能的相互转换）

时序逻辑电路

时序电路：任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。
电路特点：与时间因素（CP）有关，含有记忆性的元件 (触发器)。
时序逻辑电路功能表示方法：逻辑表示式，状态表，卡诺图，状态图，时序图
按时钟方式划分
- 同步时序电路：触发器共用一个时钟 CP，要更新状态的触发器同时翻转
- 异步时序电路：电路中所有触发器没有共用一个 CP
- 按照输出信号的特性划分：Moore型，Mealy型

时序逻辑电路

能自启动：存在无效状态，但是没有形成循环。
不能自启动：无效状态形成循环。

计数器

特点及分类

功能：对时钟脉冲CP计数
应用：分频、定时、产生节拍脉冲和脉冲序列、进行数字运算。
输入信号：输入脉冲CP
主要组成单元：时钟触发器
按照计数方式分类：加法计数器，减法计数器，可逆计数
按照时钟控制分类：同步计数器，异步计数器
按照开关元件分类：TTL计数器，CMOS计数器
计数器的容量，长度或模：计数器能够记忆输入脉冲的数目，即电路的有效状态数M.

二进制加法计数器

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连接方法
- 串行进位：触发器负载均匀
- 并行进位：低位触发器负载重

二进制减法计数器

二进制同步可逆计数器

$\overline U/D = 0$ ：加计数
$\overline U/D = 1$ ：减计数

双时钟输入二进制同步可逆计数器

加计数脉冲： $CP_U$ ；减法计数器： $CP_D$
$CP_U$ 和 $CP_D$ 互相排斥： $CP_U=CP,CP_D = 0$ ； $CP_D=CP, CP_U=0$ .

集成计数器

集成4位同步二进制加法计数器
- 74LS161
  - CR = 1，异步清零
  - CR = 0, LD = 1，同步并行置数，CP上升沿， $Q_3Q_2Q_1Q_0=D_3D_2D_1D_0$
  - $CR = 0, LD = 0, CT_p = CT_T=1$ ：二进制同步计数
  - $CT_P\cdot CT_T=0$ ：若 $CT_T = 0, CO = 0$ ；若 $CT_T=1, CO = Q_3Q_2Q_1Q_0$
- 74LS163
  - 同步清零，同步置数
- CC4520
  - EN：使能端，也可作计数脉冲输入
  - CP：计数脉冲输入，也可作使能端
  - CR：异步清零
集成4位二进制同步可逆计数器
- 74191（单时钟）
- 74193（双时钟）
集成4位二进制异步计数器
- 74197（二-八-十六异步计数器）
  - $CP_0 = CP, M=2$ ，计数输出 $Q_0$
  - $CP_1=CP, M=8$ ，计数输出 $Q_3Q_2Q_1$
  - $CP_0=CP,CP_1=Q_0, M=16$ ，计数输出 $Q_3Q_2Q_1Q_0$ .
  - $CP_1 = CP, CP_0 = Q_3, M=16$ ，计数输出 $Q_0Q_3Q_2Q_1$ .
- 74177, 74293
集成十进制同步加法计数器
- 74160，74162
集成十进制同步可逆计数器
- 74190（单时钟）
- 74192（双时钟）
集成十进制异步计数器
- 异步清零功能
- 同步置“9”功能
- 异步计数功能
  - $CP_0 = CP, M=2, Q_0$
  - $CP_1 = CP, M = 5, Q_3Q_2Q_1$
  - $CP_0 = CP, CP_1 = Q_0, M=10, Q_3Q_2Q_1Q_0$
  - $CP_1 = CP, CP_0 = Q_3, M=10, Q_0Q_3Q_2Q_1$

设计N进制

利用同步清零或置数端： $S_{N-1}$
利用异步清零或置数端： $S_N$

寄存器、读写存储器

寄存器

寄存器：具有寄存功能的电路
主要由触发器构成，一般不对存储内容进行处理。
一个触发器可以存储 1 位二进制信号；寄存 n 位二进制数码，需要 n 个触发器。
4边沿D触发器（74175）：并入并出，结构简单，抗干扰能力强
4位锁存器（74116）
4*4寄存器阵列（74170）

单向移位寄存器

主要特点
- 输入数码在 CP 控制下，依次右移或左移；
- 寄存 n 位二进制数码。N 个CP串行输入，并可从 $Q_0$ ~ $Q_3$ 端获得并行输出，再经 n 个CP又获得串行输出。
- 若串行数据输入端为 0，则 n 个CP后寄存器被清零。

集成寄存器

8 位单向移位寄存器 74164
4 位双向移位寄存器 74194

移位寄存器型计数器

电路结构简单，计数顺序一般为非自然态序，用途极为广泛。

读/写存储器— RAM

存储单元：存放一位二进制数的基本单元（位）
存储容量：存储器含存储单元的总个数，存储容量=字数*位数
地址：存储器中每一个字的编号
地址译码：用译码器赋予每一个字一个地址；一元地址译码，二元地址译码
优点：读写方便，可以随时不破坏的去除所存内容和写入数码
缺点：停电使得存储内容全部丢失。

小结（背背背）

构成N进制计数器的方法
- 用同步置0端或置数端归零获得N进制计数器：根据 N - 1 对应的二进制代码写反馈归零函数。
- 用异步置0端或置数端归零获得N进制计数器：根据 N 对应的二进制代码写反馈归零函数
当需要扩大计数器的容量时，可将多片集成计数器进行级联
寄存器：存储二进制数据或者代码。
- 移位寄存器：不但可存放数码，还能对数据进行移位操作
- 移位寄存器有单向移位寄存器和双向移位寄存器
- 集成移位寄存器使用方便、功能全、输入输出方式灵活。
- 用移位寄存器可方便地组成环形计数器、扭环形计数器和顺序脉冲发生器。
读/写存储器 RAM（随机存取存储器）
- 组成：主要由地址译码器、读/写控制电路和存储矩阵三部分组成。
- 功能：可以随时读出数据或改写存储的数据，并且读、写数据的速度很快。
- 种类：分为静态 RAM 和动态 RAM 。
- 应用：多用于经常更换数据的场合，最典型的应用就是计算机中的内存。
- 特点：断电后，数据将全部丢失。
顺序脉冲发生器、三态逻辑与微机总线接口、可编程逻辑器件等也都是比较典型、应用很广的时序电路

脉冲产生、整形电路

脉冲

获得脉冲的方法：自激振荡电路直接产生矩形脉冲，由多谐振荡器
将已有波形整形为矩形脉冲：由 施密特触发器 和 单稳态触发器 实现
555 定时器是构成多谐振荡器、施密特触发器和单稳态触发器的既经济又简单实用的器件。

555定时器

由基本RS触发器，比较器，分压器，晶体管开关和输出缓冲器。

多谐振荡器

应用举例：秒信号发生器、模拟声响电路

施密特触发器

上限阈值电压 $U_{T+}=\frac{2}{3}V_{CC}$ ：输出电压从高电平跳到低电平
下限阈值电压 $U_{T-} = \frac{1}{3}V_{CC}$
回差电压： $U_{T+}-U_{T-}=\frac{1}{3}V_{CC}$
应用：
- 接口与整形
- 阈值探测、脉冲展宽和多谐振荡器

单稳态触发器

稳态和暂稳态
外来触发（窄）脉冲使: 稳态 -> 暂稳态 -> 稳态
暂稳态持续时间仅取决于电路参数，与触发脉冲无关
应用：延时、定时选通

小结

555定时器：一种多用途的集成电路。只需外接少量阻容元件便可构成各种脉冲产生、整形电路，如施密特触发器、单稳态触发器和多谐振荡器等。
多谐振荡器
- 是一种自激振荡电路，不需要外加输入信号，就可以自动地产生出矩形脉冲。
- 多谐振荡器没有稳定状态，只有两个暂稳态。暂稳态间的相互转换完全靠电路本身电容的充电和放电自动完成。
- 改变 R、C 定时元件数值的大小，可调节振荡频率。 $\frac{1}{T} = \frac{1}{0.7(R_1+2R_2)C}$
- 在振荡频率稳定度要求很高的情况下，可采用石英晶体振荡器
施密特触发器
- 是一种脉冲整形电路
- 具有回差特性，输出脉冲的宽度由输入信号的波形决定。调节回差电压的大小，也可改变输出脉冲的宽度。
- 施密特触发器可由 555 定时器构成，也可用专门的集成电路实现。
单稳态触发器
- 脉冲整形电路
- 常用于脉冲的定时、整形、展宽（延时）等。
  3}V_{CC}$
回差电压： $U_{T+}-U_{T-}=\frac{1}{3}V_{CC}$
应用：
- 接口与整形
- 阈值探测、脉冲展宽和多谐振荡器

单稳态触发器

稳态和暂稳态
外来触发（窄）脉冲使: 稳态 -> 暂稳态 -> 稳态
暂稳态持续时间仅取决于电路参数，与触发脉冲无关
应用：延时、定时选通

小结

555定时器：一种多用途的集成电路。只需外接少量阻容元件便可构成各种脉冲产生、整形电路，如施密特触发器、单稳态触发器和多谐振荡器等。
多谐振荡器
- 是一种自激振荡电路，不需要外加输入信号，就可以自动地产生出矩形脉冲。
- 多谐振荡器没有稳定状态，只有两个暂稳态。暂稳态间的相互转换完全靠电路本身电容的充电和放电自动完成。
- 改变 R、C 定时元件数值的大小，可调节振荡频率。 $\frac{1}{T} = \frac{1}{0.7(R_1+2R_2)C}$
- 在振荡频率稳定度要求很高的情况下，可采用石英晶体振荡器
施密特触发器
- 是一种脉冲整形电路
- 具有回差特性，输出脉冲的宽度由输入信号的波形决定。调节回差电压的大小，也可改变输出脉冲的宽度。
- 施密特触发器可由 555 定时器构成，也可用专门的集成电路实现。
单稳态触发器
- 脉冲整形电路
- 常用于脉冲的定时、整形、展宽（延时）等。
- 单稳态触发器可由 555 定时器构成，也可用集成的单稳态触发器实现。