基于verilog流水灯设计

流水灯顶层模块包括分频器和状态机组成

顶层模块如下：
module ledwater(
input clk,//时钟
input rst,//复位
input x,//工作模式控制   为0从右往左，为1从左往右
input  [1:0]speed,//流水的速度控制,speed 01速度最快0.24s 到最慢依次是 11 :0.48s 10:0.96s 00:1.92s
output  reg [7:0] Y
    );

下面是在vivado下仿真截图：