本次调试的工作主要是尝试视频标准行场同步信号转AXI4 Stream再转行场数据信号输出。调试的目的在于Xilinx官方好多关于图像处理的Example，其中的视频流格式都是AXI4格式的，故学习一下。
下图为本测试工程Block设计图。其中Constant0的输出固定值0，Constant1输出固定值1。clk_wiz模块就用了一个locked信号，本来是尝试pll输出像素时钟的，后来发现不需要，这边就懒得删除了。工程的输入的是标准的1920×1080@60Hz的视频流，时钟频率为148.5Mhz。v_tc模块配置的也是1080p。u0与u1的aclk和视频流同步，v_tc的clk与u1的vid_io_out_clk和时序同步，本工程里全部接的一个时钟源。
下图为部分信号的仿真测试图。 仿真时间比较长，大概仿真到第8副图像的时候，AXI4-Stream to Video Out模块locked信号被拉高。
发两篇参考博客，希望对读者有帮助。