记录一下DDR3文档查阅后的总结：
关于1， CK和#CK是DDR3硬件接口差分时钟输入，所有控制和数据都是在差分时钟对上升沿采样；
关于2， CL是从存储单元中输出到真正出现在内存芯片的 I/O 接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是CL（CAS Latency，列地址脉冲选通潜伏期）；
关于3， -125是芯片型号的一个后缀，对应tCK=1.25ns；
关于4， -125后缀是时钟周期为1.25ns，CL=11个周期；
关于5， 1.25nsx11 =13.75ns; 1600/8=200MHz; 1600MT/s实际上每秒1600兆次数据传输,反映单位时间内的传输速率。也就是总线频率1600MHz，因为1/s也就是1Hz。如果是数据传输速率为1333MT/s,即是1.333GT/s,但是我们习惯上称为1333MHz.
由于DDR3的预取为8bit，所以突发传输周期（BL，Burst Length）也固定为8，而对于DDR2和早期的DDR架构的系统，BL=4也是常用的，DDR3为此增加了一个4-bit Burst Chop（突发突变）模式。
最后，带宽的计算DDR3总线带宽： BW = 内存时钟频率×内存总线位数×倍增系数/8 = 10^9/1.25×16×8/8 = 12.8GB/s.