期末作业
做完教学网站的FPGA入门实验，在CSDN博客上，写一个报告，对完成的实验进行总结。这份报告用于以后回顾你曾经掌握的FPGA开发知识，内容包括你认为有意义的操作步骤，以及每个基本实验的完成内容。
对你感兴趣的领域，或者你研究生课题所在的领域进行调研，编写一份调研报告，具体的内容和形式，请从校园网登录CNKI的硕士论文数据库，检索有关领域的硕士论文，重点阅读硕士论文的背景介绍和概述部分，参考其内容编排和行文逻辑，编写自己的调研报告。
作业问题总结
- 阻塞非阻塞使用不明确
- Quartus可以自动推断D触发器，但是Modelsim仿真会出问题。这种不良代码风格会导致后续无法进行大设计的仿真。
- 对RTL结构不够重视，部分人提交了RTL视图，很多人没有RTL图
- 由于不重视RTL结构的思考，以及阻塞、非阻塞的混淆。导致很多人的Verilog代码还是“Think Language”，没有“Think Hardware”。
作业-2
- 用Verilog语言重新设计作业1中的功能电路，并且仿真。
- 设计一个计数器，从0递增1计数到9，然后递减1计数到0，如此往复。
- 例如：0,1,2…9,8,7…0,1,2…
作业-1
- 安装好Quartus 建议版本9.1 ，版本8 也可以
- 上网找资料，学习如何新建quartus项目
- 通过校内网络访问作业页面
- http://ecdav.cuc.edu.cn/web_root/ShiYanJiaoXue/3_fpga_bdf_design_flow_html_doc/content.htm
- 完成页面作业后，写一篇CSDN博客，发私信给本ID，私信注明姓名和专业
注意：quartus的安装路径不要有中文、空格。项目文件的路径最好也不要有中文、空格