作业3 Verilog 学习 之 组合逻辑
设计组合逻辑块
- 使用 verilog 语言，便携组合逻辑模块
- 编写加法器，减法器，左移位器，右移位器，比较器
- 数据宽度可自定义，建议是8比特
- 用Verilog的两种语法特性分别编写上述模块
- 使用assign 语句 对wire 变量进行操作
- 使用 always 块 语句对reg变量进行操作，注意，组合逻辑要使用阻塞赋值
- 用波形仿真验证电路
设计ALU
- 完成独立的小模块后，再设计一个顶层模块，该模块类似处理器中的ALU单元
- 找一本计算机体系结构的课本，学习其中的算术运算单元的电路结构
- 推荐书目：计算机组成与设计， https://book.douban.com/subject/10441748/*
- 该模块除了拥有输入输出数据之外，还应当拥有一个控制信号，表示需要对当前输入数据进行的操作。
- 可选的操作类型包括你之前完成的组合逻辑模块，加、减、移位、比较
- 采用两级的模块结构，在顶层模块中例化之前编写的各个组合逻辑模块。不可以在一个模块里完成所有代码
- 使用Quartus的RTL Viewer观察你的电路结构
- 用波形仿真验证电路
作业2
- 领取DE0 开发板 完成 FPGA的入门实验。
- http://ecdav.cuc.edu.cn/web_root/ShiYanJiaoXue/FPGA_START_LAB/content.htm
- 写博客总结实验过程
- 本阶段请开始学习Verilog语法，参考以下页面 Verilog 新手上路
- http://ecdav.cuc.edu.cn/web_root/ShiYanJiaoXue/Verilog_Starter_Tutorial/content.htm
撰写项目申报材料
项目题目
- 基于FPGA的多功能仪表设计
总体目标
- 基于FPGA芯片和数据转换模块，ADC，DAC，设计一体化的信号源和示波器
- 在单个FPGA芯片里整合信号源和示波器的功能
- ADC，DAC的采样时钟速率为50MHz左右
参考文献
- 请自行通过校园网访问cnki网站，阅读以下论文材料，撰写立项材料
需要注意的是，以下材料均为硕士毕业论文，其中存在若干的关键技术和创新点，这些技术对于大二学生可能有些困难，建议同学们的立项申请书不要过于浮夸，立足基础技术，本课题能够完成基本功能的DDS信号源和数字采样示波器就达到需求。
基于FPGA的高速实时数字存储示波器设计，包可佳，南京航空航天大学
- 数字示波器中高速实时数据处理技术的研究，罗婷婷，电子科技大学
- 基于FPGA的便携式数字存储示波器设计，郑丽，电子科技大学
- 基于DDS的任意波形发生器设计与实现，胡力坚，西安电子科技大学
- 基于DDS技术的信号发生器设计，王佳荣，吉林大学
- 基于FPGA和DDS技术的双通道正交信号源的设计与实现，刘阳，中北大学
作业-1
安装好Quartus
- 建议版本9.1 ，版本8 也可以
- quartus9.1 下载地址 http://download.altera.com/akdlm/software/quartus2/91/91_quartus_windows.exe
- 注意：quartus的安装路径不要有中文、空格。项目文件的路径最好也不要有中文、空格
- 把破解器 Quartus_II_9.1破解器.exe 解压到 altera\91\quartus\bin 运行， 生成license.dat。
- 手工修改 license.dat， 用网卡号替代 XXXX 字样
Quratus 项目入门
- 上网找资料，学习如何新建quartus项目
- 通过校内网络访问作业页面
- http://ecdav.cuc.edu.cn/web_root/ShiYanJiaoXue/3_fpga_bdf_design_flow_html_doc/content.htm
- 完成页面作业后，写一篇CSDN博客，发私信给本ID，私信注明姓名和专业
- 请通过微信提醒老师查看CSDN私信