【FPGA】Verilog：解码器 | 实现 2-4 解码器

实践内容：解释 2 至 4 解码器的结果和仿真过程 (包括真值表创建和 k 映射、AND 门）。

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0x00 解码器（Decoder）

解码器是一种根据输入信号从多个输出 bit 中只选择一个的设备。

例如，如果有一个解码器接收一个 2 位二进制数值作为输入，它可以接收 00、01、10、11 四个数值作为输入，并通过为每个输入只选择四个位中的一个来输出 1000、0100、0010 和 0001 四个数值。只选择一个输出位为 1 的解码器称为主动高电平解码器，只选择一个输出位为 0 的解码器称为主动低电平解码器。当输入存储在特定存储器中的字地址时，主要用于解码操作数/地址，如发出信号选择相应的字（地址解码器）。

解码器分为两种类型：

1. 主动高电平解码器：在输出中只有一个位是高电平（1），其他位都是低电平（0）。
2. 主动低电平解码器：在输出中只有一个位是低电平（0），其他位都是高电平（1）。