STA静态时序分析（Static Timing Analysis）
（1） 静态时序分析是一种验证数字集成电路时序是否合格的验证方法；
（2） 静态时序分析的前提是同步逻辑设计（重要！），不能分析异步电路；
（3） 静态时序分析工具计算路径延迟的总和，并比较相对于预定义时钟的延迟；
（4） 静态时序分析仅关注时序间的相对关系，而不是评估逻辑功能；
（5） 静态时序分析对所有的时序路径进行错误分析，不需要使用测试向量激活某个路径（与时序仿真的不同点），分析速度比时序仿真工具快几个数量级，克服了动态时序验证的缺陷，适合大规模的电路设计验证，在同步逻辑情况下，能够达到100%的时序路径覆盖；
（6） 静态时序分析的目的是找到隐藏的时序问题，根据时序分析结果优化逻辑或者约束条件，使设计达到时序闭合（Timing Closure）；
（7） 静态时序分析能够识别的时序故障：建立时间（Setup）/保持时间（Hold）/恢复时间（Recovery）/移除时间（Removal）检查；最小跳变和最大跳变；时钟脉冲宽度、时钟畸变（Skew、Jitter）；总线竞争；不受约束的逻辑通道；关键路径；约束冲突等；
具有代表性的STA工具：
综合工具（DC），布局布线工具（ICC2），时序分析工具（PrimeTime），Xilinx的Vivado中集成了综合、布局布线和时序分析。
代表性企业：Synopsys 。
FPGA时序分析之关键路径（Critical Path）【华为静态时序分析资料】【笔试面试】
2021秋招交流，主要是FPGA、数字IC、信号处理、嵌入式等方向。
