1.先从简单的SDR模式开始做起，频率设置为120M，单端SCK，禁用SCKB 。
2.使用外部DQS信号，即由FPGA输出，DQS边沿与数据边沿对齐。
3.CS setup 1个SCK周期，HOLD 一个SCK周期。
4.修改LUT表，这里使用一字节命令，三字节地址，一字节数据长度，然后直接跟数据，没有DUMMY延迟。
5.对FPGA端，CS，SCK是输入信号，DQS，D0-D8是双向IO信号，FPGA输出时方向为输出，FPGA输入时引脚方向为输入；RT芯片的 enableWriteMask设置为false时，DQS可以配置为单输出；FPGA上的双向引脚使用IOBUF原语驱动。