（一）SoC时钟系统简介
1.SoC的时钟获得一般有
- 外部直接输入时钟信号，SoC有个引脚用来输入外部时钟信号，用的很少。
- 外部晶振+内部时钟发生器产生时钟，大部分低频单片机都是这么工作的。
- 外部晶振+内部时钟发生器+内部PLL产生高频时钟+内部分频器分频得到各种频率的时钟，210属于这种。
2.S5PV210的时钟系统简介
- 时钟域：MSYS、DSYS、PSYS（因为S5PV210的时钟体系比较复杂，内部外设模块太多，因此把整个内部的时钟划分为3大块，叫做3个域。）
| MSYS（main system） |
CPU（Cortex-A8内核）、DRAM控制器（DMC0和DMC1）、IRAM&IROM······ |
| DSYS（display system） |
都是和视频显示、编解码等有关的模块 |
| PSYS（peripheral system） |
和内部的各种外设时钟有关，譬如串口、SD接口、I2C、AC97、USB等。 |
3.PLL：APLL、MPLL、EPLL、VPLL
| APLL |
Cortex-A8内核 MSYS域 |
| MPLL&EPLL |
DSYS PSYS |
| VPLL |
Video视频相关模块 |
4.S5PV210时钟域详解（MSYS域、DSYS域、PSYS域）
| ARMCLK |
给cpu内核工作的时钟，也就是所谓的主频。 |
| HCLK_MSYS |
MSYS域的高频时钟，给DMC0和DMC1使用 |
| PCLK_MSYS |
MSYS域的低频时钟 |
| HCLK_IMEM |
给iROM和iRAM（合称iMEM）使用 |
| HCLK_DSYS |
DSYS域的高频时钟 |
| PCLK_DSYS |
DSYS域的低频时钟 |
| HCLK_PSYS |
PSYS域的高频时钟 |
| PCLK_PSYS |
PSYS域的低频时钟 |
| SCLK_ONENAND |
|
- 总结：210内部的各个外设都是接在（内部AMBA总线）总线上面的，AMBA总线有1条高频分支叫AHB，有一条低频分支叫APB。上面的各个域都有各自对应的HCLK_XXX和PCLK_XXX，其中HCLK_XXX就是XXX这个域中AHB总线的工作频率；PCLK_XXX就是XXX这个域中APB总线的工作频率。SoC内部的各个外设其实是挂在总线上工作的，也就是说这个外设的时钟来自于他挂在的总线，譬如串口UART挂在PSYS域下的APB总线上，因此串口的时钟来源是PCLK_PSYS。我们可以通过记住和分析上面的这些时钟域和总线数值，来确定我们各个外设的具体时钟频率。
5.各时钟典型值（默认值，iROM中设置的值）
- 当210刚上电时，默认是外部晶振+内部时钟发生器产生的24MHz频率的时钟直接给ARMCLK的，这时系统的主频就是24MHz，运行非常慢。
- iROM代码执行时第6步中初始化了时钟系统，这时给了系统一个默认推荐运行频率。这个时钟频率是三星推荐的210工作性能和稳定性最佳的频率。
| freq(ARMCLK) = 1000 MHz |
1000 MHz |
| freq(HCLK_MSYS) |
200 MHz |
| freq(HCLK_IMEM) |
100 MHz |
| freq(PCLK_MSYS) |
100 MHz |
| freq(HCLK_DSYS) |
166 MHz |
| freq(PCLK_DSYS) |
83 MHz |
| freq(HCLK_PSYS) |
133 MHz |
| freq(PCLK_PSYS) |
66 MHz |
| freq(SCLK_ONENAND) |
133 MHz, 166 MHz |
6.时钟设置的关键性寄存器
| xPLL_LOCK |
xPLL_LOCK寄存器主要控制PLL锁定周期的。 |
| xPLL_CON/xPLL_CON0/xPLL_CON1 |
PLL_CON寄存器主要用来打开/关闭PLL电路，设置PLL的倍频参数，查看PLL锁定状态等 |
| CLK_SRCn(n：0～6) |
CLK_SRC寄存器是用来设置时钟来源的，对应时钟框图中的MUX开关。 |
|
|
| CLK_SRC_MASKn |
CLK_SRC_MASK决定MUX开关n选1后是否能继续通过。默认的时钟都是打开的，好处是不会因为某个模块的时钟关闭而导致莫名其妙的问题，坏处是功耗控制不精细、功耗高。 |
| CLK_GATE_x |
类似于CLK_SRC_MASK，对时钟进行开关控制 |
| CLK_DIV_STATn |
用来查看DIV的状态是否已经完成还是在进行中 |
| CLK_MUX_STATn |
用来查看MUX的状态是否已经完成还是在进行中 |
（二）汇编实现时钟设置
- 时钟设置的步骤分析：
第1步：先选择不使用PLL。让外部24MHz原始时钟直接过去，绕过APLL那条路
第2步：设置锁定时间。默认值为0x0FFF，保险起见我们设置为0xFFFF
第3步：设置分频系统，决定由PLL出来的最高时钟如何分频得到各个分时钟
第4步：设置PLL，主要是设置PLL的倍频系统，决定由输入端24MHz的原始频率可以得到多
大的输出频率。我们按照默认设置值设置输出为ARMCLK为1GHz
第5步：打开PLL。前面4步已经设置好了所有的开关和分频系数，本步骤打开PLL后PLL开始
工作，锁定频率后输出，然后经过分频得到各个频率。
- PLL倍频的相关计算
我们设置了APLL和MPLL两个，其他两个没有管。
APLL和MPLL设置的关键都是M、P、S三个值，这三个值都来自于官方数据手册的推荐值
M、P、S的设置依赖《4.2.C语言位运算》中讲过的位运算技术。
- 时钟配置图解
// 时钟控制器基地址
#define ELFIN_CLOCK_POWER_BASE 0xE0100000
// 时钟相关的寄存器相对时钟控制器基地址的偏移值
#define APLL_LOCK_OFFSET 0x00
#define MPLL_LOCK_OFFSET 0x08
#define APLL_CON0_OFFSET 0x100
#define APLL_CON1_OFFSET 0x104
#define MPLL_CON_OFFSET 0x108
#define CLK_SRC0_OFFSET 0x200
#define CLK_SRC1_OFFSET 0x204
#define CLK_SRC2_OFFSET 0x208
#define CLK_SRC3_OFFSET 0x20c
#define CLK_SRC4_OFFSET 0x210
#define CLK_SRC5_OFFSET 0x214
#define CLK_SRC6_OFFSET 0x218
#define CLK_SRC_MASK0_OFFSET 0x280
#define CLK_SRC_MASK1_OFFSET 0x284
#define CLK_DIV0_OFFSET 0x300
#define CLK_DIV1_OFFSET 0x304
#define CLK_DIV2_OFFSET 0x308
#define CLK_DIV3_OFFSET 0x30c
#define CLK_DIV4_OFFSET 0x310
#define CLK_DIV5_OFFSET 0x314
#define CLK_DIV6_OFFSET 0x318
#define CLK_DIV7_OFFSET 0x31c
#define CLK_DIV0_MASK 0x7fffffff
// 这些M、P、S的配置值都是查数据手册中典型时钟配置值的推荐配置得来的。
// 这些配置值是三星推荐的，因此工作最稳定。如果是自己随便瞎拼凑出来的那就要
// 经过严格测试，才能保证一定对。
#define APLL_MDIV 0x7d // 125
#define APLL_PDIV 0x3
#define APLL_SDIV 0x1
#define MPLL_MDIV 0x29b // 667
#define MPLL_PDIV 0xc
#define MPLL_SDIV 0x1
#define set_pll(mdiv, pdiv, sdiv) (1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)
.global clock_init
clock_init:
ldr r0, =ELFIN_CLOCK_POWER_BASE
// 1 设置各种时钟开关，暂时不使用PLL
ldr r1, =0x0
// 芯片手册P378 寄存器CLK_SRC：Select clock source 0 (Main)
str r1, [r0, #CLK_SRC0_OFFSET]
// 2 设置锁定时间，使用默认值即可
// 设置PLL后，时钟从Fin提升到目标频率时，需要一定的时间，即锁定时间
ldr r1, =0x0000FFFF
str r1, [r0, #APLL_LOCK_OFFSET]
str r1, [r0, #MPLL_LOCK_OFFSET]
// 3 设置分频
// 清bit[0~31]
ldr r1, [r0, #CLK_DIV0_OFFSET]
ldr r2, =CLK_DIV0_MASK
bic r1, r1, r2
ldr r2, =0x14131440
orr r1, r1, r2
str r1, [r0, #CLK_DIV0_OFFSET]
// 4 设置PLL
// FOUT = MDIV*FIN/(PDIV*2^(SDIV-1))=0x7d*24/(0x3*2^(1-1))=1000 MHz
ldr r1, =APLL_VAL
str r1, [r0, #APLL_CON0_OFFSET]
// FOUT = MDIV*FIN/(PDIV*2^SDIV)=0x29b*24/(0xc*2^1)= 667 MHz
ldr r1, =MPLL_VAL
str r1, [r0, #MPLL_CON_OFFSET]
// 5 设置各种时钟开关,使用PLL
ldr r1, [r0, #CLK_SRC0_OFFSET]
ldr r2, =0x10001111
orr r1, r1, r2
str r1, [r0, #CLK_SRC0_OFFSET]
mov pc, lr
（三）C语言实现时钟设置
#define ELFIN_CLOCK_POWER_BASE 0xE0100000
#define APLL_LOCK_OFFSET 0x00
#define MPLL_LOCK_OFFSET 0x08
#define APLL_CON0_OFFSET 0x100
#define APLL_CON1_OFFSET 0x104
#define MPLL_CON_OFFSET 0x108
#define CLK_SRC0_OFFSET 0x200
#define CLK_SRC1_OFFSET 0x204
#define CLK_SRC2_OFFSET 0x208
#define CLK_SRC3_OFFSET 0x20c
#define CLK_SRC4_OFFSET 0x210
#define CLK_SRC5_OFFSET 0x214
#define CLK_SRC6_OFFSET 0x218
#define CLK_SRC_MASK0_OFFSET 0x280
#define CLK_SRC_MASK1_OFFSET 0x284
#define CLK_DIV0_OFFSET 0x300
#define CLK_DIV1_OFFSET 0x304
#define CLK_DIV2_OFFSET 0x308
#define CLK_DIV3_OFFSET 0x30c
#define CLK_DIV4_OFFSET 0x310
#define CLK_DIV5_OFFSET 0x314
#define CLK_DIV6_OFFSET 0x318
#define CLK_DIV7_OFFSET 0x31c
#define CLK_DIV0_MASK 0x7fffffff
#define APLL_MDIV 0x7d
#define APLL_PDIV 0x3
#define APLL_SDIV 0x1
#define MPLL_MDIV 0x29b
#define MPLL_PDIV 0xc
#define MPLL_SDIV 0x1
#define set_pll(mdiv, pdiv, sdiv) (1<<31 | mdiv<<16 | pdiv<<8 | sdiv)
#define APLL_VAL set_pll(APLL_MDIV,APLL_PDIV,APLL_SDIV)
#define MPLL_VAL set_pll(MPLL_MDIV,MPLL_PDIV,MPLL_SDIV)
#define REG_CLK_SRC0 (ELFIN_CLOCK_POWER_BASE + CLK_SRC0_OFFSET)
#define REG_APLL_LOCK (ELFIN_CLOCK_POWER_BASE + APLL_LOCK_OFFSET)
#define REG_MPLL_LOCK (ELFIN_CLOCK_POWER_BASE + MPLL_LOCK_OFFSET)
#define REG_CLK_DIV0 (ELFIN_CLOCK_POWER_BASE + CLK_DIV0_OFFSET)
#define REG_APLL_CON0 (ELFIN_CLOCK_POWER_BASE + APLL_CON0_OFFSET)
#define REG_MPLL_CON (ELFIN_CLOCK_POWER_BASE + MPLL_CON_OFFSET)
#define rREG_CLK_SRC0 (*(volatile unsigned int *)REG_CLK_SRC0)
#define rREG_APLL_LOCK (*(volatile unsigned int *)REG_APLL_LOCK)
#define rREG_MPLL_LOCK (*(volatile unsigned int *)REG_MPLL_LOCK)
#define rREG_CLK_DIV0 (*(volatile unsigned int *)REG_CLK_DIV0)
#define rREG_APLL_CON0 (*(volatile unsigned int *)REG_APLL_CON0)
#define rREG_MPLL_CON (*(volatile unsigned int *)REG_MPLL_CON)
void clock_init(void)
{
rREG_CLK_SRC0 = 0x0;
rREG_APLL_LOCK = 0x0000ffff;
rREG_MPLL_LOCK = 0x0000ffff;
rREG_CLK_DIV0 = 0x14131440;
rREG_APLL_CON0 = APLL_VAL;
rREG_MPLL_CON = MPLL_VAL;
rREG_CLK_SRC0 = 0x10001111;
}
