DC入门教程——Lab2 综合前环境的配置

DC提供了一个文件，.synopsys_dc.setup。
你可以在此文件中，编辑项目需要的technology library，symbol library，和已经定义好的脚本文件。
其中technology library，symbol library是。db格式的文件。
一般.synopsys_dc.setup文件会有三个：
一个实在synopsys的安装目录下，一个在用户目录下，这两个最好都不要动，一个在当前的工作目录下，也就是你启动DC所在的目录，没有则需要自己创建（一般是被隐藏掉了，在控制台lab2目录下直接输入vi synopsys_dc.setup）。

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#  Library Setup（库设置）
# - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -

set search_path    ""
set target_library ""##目标库
set link_library   ""##连接库
set symbol_library ""##符号库 除此之外还有 synthetic library 综合库
## link library和target library 统称为 technology library 即工艺库，综合库，由半导体制造商提供，包含相关的cell的信息及约束标准，
## target library ：DC用于创建实际电路的库，再门级优化及映射的时候提供生成网表的cell，
##link library：提供设计网表中的cell，可以跟目标库使用同一个库，但是DC并不会用link library中的库来综合设计。当读入设计时，DC会读入link library变量指定的库，但当连接设计时，DC会先搜集其内存中已有的库，然后在搜集由link library指定的库，
##注：如果读入的设计是门级网表时，需要把link library指向生成该门级网表的库文件。
##symbol library：是指DC GUI模式下展示的cell的图形符号，如果使用tcl模式是无需指定符号库的。
##synthetic library 即为designware library ，虽然名字上为综合库，但是常被称为IP库
############ Do NOT edit below this line ############ 
#####################################################

echo "\n\nSettings:"
echo "search_path:       $search_path"
echo "link_library:      $link_library"
echo "target_library:    $target_library"
echo "symbol_library:    $symbol_library"


define_design_lib DEFAULT -path ./analyzed

# - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
#  History
# - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -

history keep 200


# - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
#  Aliases
# - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -

alias h history
alias rc "report_constraint -all_violators"
alias rt report_timing
alias ra report_area
alias ra report_area
alias page_on {set sh_enable_page_mode true}
alias page_off {set sh_enable_page_mode false}
alias fr "remove_design -designs"

# - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -
#  Alib for compile_ultra
# - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -

# set alib_library_analysis_path [get_unix_variable HOME]
set alib_library_analysis_path ..


echo "\n\nI am ready...\n"

整个setup文件的内容在未设置的情况下就这49行
lab下的文件结构：
Mapped：存放综合完成之后的文件目录；
Unmapped：存放综合时没有经过工艺库映射的文件目录
Script：存放约束脚本文件；
Rtl：存放verilog模型。
启动界面
将DC的UI界面调出，你也会在log area看到相关的设置信息，这里的四个库都是空的。未设置的
当你设置完就会有

ocenic

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