想看下综合后的仿真波形。
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时序仿真跑超久。
[转载]vivado中的几种仿真选项以及功能仿真、前仿真、后仿真、时序仿真
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run behavioral simulation
run post-synthesis simulation
run post-synthesis timing simulation
run post-implementation function simulation
run post-implementation timing simulation
运行行为仿真
运行综合后仿真
运行综合后时序仿真
运行实现后的功能仿真
运行实现后时序仿真
RTL ANALYSIS:RTL分析；
Elaboration : 详细描述，将RTL优化到FPGA技术
Open Elaboration Design：
（1）：report methodology：运行设计方法检查，以发现当前设计错误
（2）：report DRC 运行设计规则检查，并报告检查结果
（3）：Report Noise：基于XDC文件，检查sso（同时开关输出）
综合（SYNTHESIS）：将RTL级设计描述转换为门级的描述，在该过程中将进行逻辑优化并且映射到Xilinx器件原语（技术映射），器件原语指的是那些门级原语
SYNTHESIS Settings:综合选项参数
RTL行为级仿真：功能仿真
综合后门级仿真：前仿真，输出一个标准网表文件，输出verilog/VHDL网表
时序仿真：后仿真，在设计布局布线后提供一个时序仿真模型
设计实现及分析（Implentation）,对设计的逻辑和物理转换，Implentation setting ：实现过程中的参数设置
FPGA从上到下各个系统抽象模型依次为：系统级（System）———>>算法级(Alogrithem)————>>寄存器传输级(RTL)————>>逻辑级(Logic)———>>门级(Gate)———>>电路开关级(Switch)
在不同的层次做具体模块的设计所用的方法也有所不同， 在高层次上往往编写一些行为级的模块通过仿真加以验证，其主要目的是系统性能的总体考虑和各模块的指标分配，并非具体电路的实现。
因而综合及其以后的步骤往往不需进行。而当设计的层次比较接近底层时行为描述往往需要用电路逻辑来实现，这时的模块不仅需要通过仿真加以验证，还需进行综合、优化、布线和后仿真。总之具体电路是从底向上逐步实现的。EDA工具往往不仅支持HDL描述也支持电路图输入,有效地利用这两种方法是提高设计效率的办法之一。
下面的流程图简要地说明了模块的编译和测试过程：
[转载]vivado几种仿真模式的比较
https://blog.csdn.net/msrgr/article/details/84143642
1、run behavioral simulation 行为级仿真，也是通常说的功能仿真
2、post-synthesis function simulation综合后的功能仿真
3、post-synthesis timing simulation综合后带时序信息的仿真，和真实运行的时序就相差不远了
4、post-implementation function simulation布线后的功能仿真
5、post-implementation timing simulation（布局布线后的仿真） 执行后的时序仿真 最接近真实的时序波形
不同仿真模式的区别
数字电路设计中一般包括3个大的阶段：源代码输入、综合和实现，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计。
1、RTL行为级仿真
在大部分设计中执行的第一个仿真将是RTL行为级仿真。这个阶段的仿真可以用来检查代码中的语法错误以及代码行为的正确性，其中不包括延时信息。如果没有实例化一些与器件相关的特殊底层元件的话，这个阶段的仿真也可以做到与器件无关。因此在设计的初期阶段不使用特殊底层元件即可以提高代码的可读性、可维护性，又可以提高仿真效率，且容易被重用。（绝大部分设计人员将这个阶段的仿真叫功能仿真！）2、综合后门级功能仿真 （前仿真）
有门延时。
一般在设计流程中的第二个仿真是综合后门级功能仿真。绝大多数的综合工具除了可以输出一个标准网表文件以外，还可以输出Verilog或者VHDL网表，其中标准网表文件是用来在各个工具之间传递设计数据的，并不能用来做仿真使用，而输出的Verilog或者VHDL网表可以用来仿真，之所以叫门级仿真是因为综合工具给出的仿真网表已经是与生产厂家的器件的底层元件模型对应起来了，所以为了进行综合后仿真必须在仿真过程中加入厂家的器件库，对仿真器进行一些必要的配置，不然仿真器并不认识其中的底层元件，无法进行仿真。Xilinx公司的集成开发环境ISE中并不支持综合后仿真，而是使用映射前门级仿真代替，对于Xilinx开发环境来说，这两个仿真之间差异很小。3、时序仿真 （后仿真）
在设计流程中的最后一个仿真是时序仿真。在设计布局布线完成以后可以提供一个时序仿真模型，这种模型中也包括了器件的一些信息，同时还会提供一个SDF时序标注文件（Standard Delay format Timing Anotation）。SDF时序标注最初使用在Verilog语言的设计中，现在VHDL语言的设计中也引用了这个概念。对于一般的设计者来说并不需知道SDF总结
行为级仿真时必须的，能够确保你所设计功能是正确的，综合后功能仿真是有必要的，能够排除大部分的时序问题，至于后仿真，只能是解决疑难杂症时再采取的大招，非常费时间，一般不建议做后仿真。转载 http://www.openhw.org/topic-1535
vivado Post-Synthesis Simulation
You can simulate a synthesized netlist to verify that the synthesized design meets the functional requirements and behaves as expected. Although it is not typical, you can perform timing simulation with estimated timing numbers at this simulation point.
The functional simulation netlist is a hierarchical, folded netlist expanded to the primitive
module and entity level; the lowest level of hierarchy consists of primitives and macro
primitives.
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