在IP设计过程中RTL代码完成后会对设计完成的代码进行逻辑综合(主要对时钟约束,其他约束不加),
目的是对代码中的关键路径,时钟频率和面积信息做一个初步的判断(和最后实际的时钟频率和面积会有
一些差异)