一、 技术类问题
通用问题
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MOS（metal oxide semiconductor金属氧化物半导体），按制程可以分为哪几种？ 笔试题
• Pmos:在MOS制程技术中是最简单，所以被应用的最早。是利用空穴来导电，速度较慢。
• Nmos:利用电子来做传导的工作，因为电子的漂移速度约为空穴的二至三倍，因此在相同的条件下，nMOS制程的电路可以工作得比pMOS快。
• Cmos：同时包含了nMOS和pMOS，因此制程技术变得较为复杂。通常在CMOS电路中成对的包含nMOS和pMOS晶体管，在稳态时只有一组晶体管能够导通，所以可以说没有静态功率消耗（statIC power）,是目前最省功率的一种电路，现今流行的技术之一。 -
请简述版图工作流程？笔试题、面试题
• 首先和相关同事沟通了解项目相关的信息，如工艺信息，项目路径信息，人员信息，封装信息等。然后建立工作环境，包括添加基础库，建立自己的工作库，调整display，bindkey等。工作环境建立好后，先和top layout沟通，看看他对我的工作安排是什么，如果是做Floor plan就快速的用XL工具配合TOP出个按TOP要求的版图。如果是其他工作都保证一个原则，先沟通，在工作，防止我自己因为对要求的不清晰，导致工作质量不达标，进行的反复工作。 -
请简述一个版图cell的工作流程？越详细越好。笔试题、面试题
• 首先和TOP layout进行沟通，了解TOP对这个cell的形状，位置，SIZE要求和这个工艺的一些特别注意的点，（这些TOP一般都会比我清楚，比如是否有辅助网表啊），然后在TOP Floor plan上去观察这个cell的位置，看看是不是靠近芯片边缘，或者靠近PAD，是不是需要注意应力压力等。
• 其次：分析电路，如果是数字电路还好，用标准单元画好，注意面积尽量小和防止Latch up，电源、地线要够宽就好了。如果模拟电路，要和电路沟通好，哪些地方需要匹配，匹配的要求有多高，要不要加dummy等，有哪些关键信号线，或者噪声线要注意匹配。
• 最后，先完成cell的Floor plan给TOP layout简单看一下，没有问题，再进行版图优化，连线，验证。连线的时候要注意把能做的地方都尽量用metal option的metal 层进行连线。 - 请说一下从项目开始到版图tapeout的工作流程，越详细越好？笔试题、面试题
• 了解项目相关信息：首先和相关同事沟通了解项目相关的信息，如工艺信息，项目路径信息，design rule文档，验证文件路径，人员信息，封装信息等。
• 建立工作环境：包括添加基础库，建立自己的工作库，调整display，bindkey等。然后熟悉一下基础库，进行简单的rule的验证。
• 完成Floor plan：先做版图示意图，（版图示意图有可能电路做也可能是layout做，）进行FLoorplan的时候要先放PAD，确保封装可行，同时把ESD的面积要先占了，先和电路沟通，按电路要求摆放cell位置，然后注意cell的属性，把噪声cell和模拟cell分开，模拟cell尽量放到芯片的中间，特别是BG等重要cell，不可以放到芯片的边缘。和电路协商后，调整cell位置，确定cell位置。同时安排人员进行cell Floor plan，调出来cell的Floor plan，预估面积，调整cell的形状。进行电源，地线，大电流metal路径初步规划，完成初步的FLoorplan。
• 完成cell版图：根据人员的能力安排同事进行cell，安排的时候要把cell的注意点，和同事交代一下，在同事完成cell的布局的时候，如何TOP Floor plan有变化，要随时和同事沟通，尽量把效率最大化，减少反复工作的出现。在cell完成时候要检查关键点是否符合电路要求。比如匹配画的是否够好。
• cell review：根据cell的完成和电路的改动，优化FLoorplan。一边画，一边根据实际情况进行优化，在cell都完成后进行cell review。
• 连线：信号线要注意敏感线，噪声线，和需要单独隔离的线的屏蔽。电源、地线走线要注意尽量宽，走线连接模块注意网格和树形连接，跳线注意孔的个数尽量8个以上，大电流的地方注意过电流能力计算。最后最好在线的上面用test标注线的名字，我觉的这是非常好的习惯，方便连接的准确性，减少LVS错误，同时方便查看线的隔离做的好坏，也方便电路看版图的时候找线方便。
• 过验证：过DRC，LVS，ANT验证，同时如果有些无法解除的错要和电路，工艺方面沟通是否可以wave掉，比如destiny问题。选择我们自己加dummy还是工艺厂加。
• Checklist： 完成TOP后，要用checklist文件进行复查，防止人为的一些低级错误的发生。
• TOP view：版图准备好，要和项目组相关人员开一个TOP view会议，在把关键的问题，也就是checklist文档上问题，主要还是ESD，Latchup等相关的地方，还有封装等在确认一下，如果有要改的就优化一些。
• Tapeout： 按照公司的流程，导出数据。
• Crosscheck： 按照公司流程，做数据复查。没有问题整个流程就完成了。
工艺&工具&rule相关问题
- 请简述工艺流程？
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N阱CMOS工艺基本流程？ 笔试题
• 第一版，N阱掩膜，在P型衬底上制作N阱。
• 第二版，有源区掩膜，确定有源区，完成场氧和栅氧生成。
• 第三版，多晶光刻掩膜，制作多晶硅栅极和多晶硅电阻。
• 第四版，P+参杂掩膜，制作PMOS管的源，漏和Psub的衬底接触。
• 第五版，N+参杂掩膜，制作NMOS管的源，漏和Nsub的衬底接触。
• 第六版，接触孔
• 第七版，金属，用于内部互连。
• 第八版，钝化层光刻掩膜，光刻出芯片的压焊区。 - 用过哪些工具？如果没有用过公司的工具怎么办？面试题
• 画图工具Virtuoso IC61 IC51 XL。
• 验证工具calibre
• 我对自己有自信，工具应用的原理都是一样的，我相信画过一个项目后就可以掌握了。 -
做过哪些工艺？这些工艺都有什么特点？面试题
• 培训的时候只用过smic.18的工艺，因为是培训，工艺学习不重点，但我自己简单的讲究了一下，觉的工艺支持不太好，desgin rule感觉有点乱，没有目录，同时器件的PDK有点乱，完全一样的器件有两种PDK电路和版图，版图完全一样，model调的也一样，但是LVS只认其中一种加辅助网表的。优点是器件分的很清楚，应该对电路各种情况的应用支持比较好。 -
了解rule文件吗，知道怎么看desgin rule，快速了解相关信息吗？面试题
• 基本知道，最主要的就是desgin rule文件，基本把我们需要用的信息都包含了，比如drc 间距，电流密度，metal的过电流能力等。
• 在EKW的培训中学习了，如何看规则文件，如何快速的查找自己需要的信息。如果有目录就利用目录，如果没有就用find查找关键词。比如grid，就直接FIND grid。 -
知道如何修改drc lvs rule文件吗？笔试题、面试题
• 基本知道，但自己现在改还是有点困难，简单的修改option没有问题。比如TOP metal的选择，厚铝的选择。
• 比如：修改器件精度，在LVS文件里收索 tarce。
• 笔试题就是具体修改rule文件了，一般不考。 -
Cell，TOP电源线，地线如何规划？面试题
• 模块内电源、地线可以布局成网格状。多条通路的并联可以极大降低模块内部的电源、地的寄生电阻，加大过电流能力。 同时将总线用多点，选择中间位置连接到cell内部，也可以形成网格。
• TOP上，电源、地线树形走线，由一个“粗壮”的总线，分支出多个较细的总线，一级一级分部就像树分支一样。 因为总线很宽所以寄生电阻会小。
• 同时要注意区分数字cell和模拟cell，要分别拉电源、地线，敏感的cell和噪声cell要单独重PAD拉电源、地线，来避免噪声串扰。 -
如何降低Metal的Rdrop？笔试题、面试题
• 加宽，加厚metal：
同层次metal尽量拉宽，同时可以通过多根metal并联的方式加宽 Metal来降低寄生电阻。 不同层次metal相互叠加走线。相当于加厚metal降低方块电阻。
• 通过版图画法技巧来降低Metal的寄生电阻 ：
电源、地线树形走线，由一个“粗壮”的总线，分支出多个较细的总线，一级一级分部就像树分支一样。 因为总线很宽所以寄生电阻会小。
模块内电源、地线可以布局成网格状。多条通路的并联可以极大降低模块内部的电源、地的寄生电阻，加大过电流能力。 同时将总线用多点，选择中间位置连接到cell内部，也可以形成网格。
• 笔试题是计算通路的寄生电阻。扫描二维码关注公众号，回复： 4305591 查看本文章
- 为什么在电路设计中PMOS管的W值经常是Nmos管的2倍？笔试题、面试题
为什么一个标准的反相器中P管的宽长比要比N管的大？
• 为了达到NMOS与PMOS的电流对称性，所以要把PMOS的宽长比设的更大一些；
• 原因是PMOS沟道的空穴的迁移率远远小于NMOS沟道的电子的迁移率，在要求同样的导电时间下，只有把PMOS的宽长比设的更大一些，才能达到要求！